JPS62281468A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62281468A JPS62281468A JP12481686A JP12481686A JPS62281468A JP S62281468 A JPS62281468 A JP S62281468A JP 12481686 A JP12481686 A JP 12481686A JP 12481686 A JP12481686 A JP 12481686A JP S62281468 A JPS62281468 A JP S62281468A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
本発明の半導体装置は、絶縁膜および該絶縁膜のコンタ
クトホール内に延在して半導体基板表面に接触するよう
に形成されているステップカバーレッジの良好な導電膜
と、前記コンタクトホール内の導電膜上に形成され、該
コンタクトホールの凹部を埋める充填材と、前記充填材
の上および前記導Ｔｔ、膜の上に形成されバリア膜と、
前記バリア膜の上に形成され、前記導７１を膜および前
記バリア膜とともに端層配線を形成する配線用金属膜と
を有することを特徴とする０本発明によればコンタクト
ホールの四部は充填物により埋め込まれているので、そ
の上に形成される配線用金属膜の断線不良等を防止する
ことが可濠となる。また配線用金属膜の半導体基板との
コンタクトはカバーレッジの良好な導電膜を介して行う
ので、コンタクトホールの段差部での断線不良等を防止
できる。さらに配線は導電膜、バリア膜および金属膜と
の端層配線により行われるので１例えばエレクトロマイ
グレーション等により金属膜に断線が生じても配線全体
の断線を防止することができるとともに、配線抵抗の抵
抗値を低くすることができる。
クトホール内に延在して半導体基板表面に接触するよう
に形成されているステップカバーレッジの良好な導電膜
と、前記コンタクトホール内の導電膜上に形成され、該
コンタクトホールの凹部を埋める充填材と、前記充填材
の上および前記導Ｔｔ、膜の上に形成されバリア膜と、
前記バリア膜の上に形成され、前記導７１を膜および前
記バリア膜とともに端層配線を形成する配線用金属膜と
を有することを特徴とする０本発明によればコンタクト
ホールの四部は充填物により埋め込まれているので、そ
の上に形成される配線用金属膜の断線不良等を防止する
ことが可濠となる。また配線用金属膜の半導体基板との
コンタクトはカバーレッジの良好な導電膜を介して行う
ので、コンタクトホールの段差部での断線不良等を防止
できる。さらに配線は導電膜、バリア膜および金属膜と
の端層配線により行われるので１例えばエレクトロマイ
グレーション等により金属膜に断線が生じても配線全体
の断線を防止することができるとともに、配線抵抗の抵
抗値を低くすることができる。
また導電膜と金属膜との間にバリア膜を形成することに
より導１１Ｑと金属膜が反応して金属膜が欠損すること
のないようにし、更に配線の信頼性の向上を図っている
。
より導１１Ｑと金属膜が反応して金属膜が欠損すること
のないようにし、更に配線の信頼性の向上を図っている
。
本発明は半導体装置に関するものであり、更に詳しく言
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。
第３図は従来例に係る絶縁膜のコンタクトホールにおけ
る配線の構造を示す断面図である。
る配線の構造を示す断面図である。
３１はＰ型Ｓｌ基板、３２はＰ型Ｓｉ基板３１上に形成
されたＮ型不純物領域であり、３３は膜厚が約１．ｍの
Ｓ、 ０２膜である。また３４は配線用のＡｌ膜であり
、コンタクトホール３５を介してＮ５！不純物領域３２
に接触している。
されたＮ型不純物領域であり、３３は膜厚が約１．ｍの
Ｓ、 ０２膜である。また３４は配線用のＡｌ膜であり
、コンタクトホール３５を介してＮ５！不純物領域３２
に接触している。
しかしへ文数、特にスパッタ技術により形成されるＡｌ
膜はステップカバーレッジが良くないため、コンタクト
ホールの段差部でＡｌ膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。
膜はステップカバーレッジが良くないため、コンタクト
ホールの段差部でＡｌ膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。
またＡ１１１ｇ！３４がＰ型Ｓｉ基板３１とコンタクト
する部分においてＡｎとＳｔが共晶して基板内にスパイ
クが発生し、これによりショート不良を起こす場合があ
る。この場合Ａｌ１１９３４とＰ５！Ｓｉ基板３１との
間に多結晶５ｌ１８！（不図示）を形成してこれを防止
する方法もあるが、この場合にもＡ２膜３４の段差部で
の断線不良を防止できないという問題がある。更にこの
段差を解消するため、コンタクト窓を多結晶Ｓｉ膜で完
全に埋めて平坦化する試みが種々なされているが、中央
部に「電」が残ったり、平坦化工程が難しい等から単に
多結晶Ｓｉ膜を埋め込む手法は殆ど実用されていない。
する部分においてＡｎとＳｔが共晶して基板内にスパイ
クが発生し、これによりショート不良を起こす場合があ
る。この場合Ａｌ１１９３４とＰ５！Ｓｉ基板３１との
間に多結晶５ｌ１８！（不図示）を形成してこれを防止
する方法もあるが、この場合にもＡ２膜３４の段差部で
の断線不良を防止できないという問題がある。更にこの
段差を解消するため、コンタクト窓を多結晶Ｓｉ膜で完
全に埋めて平坦化する試みが種々なされているが、中央
部に「電」が残ったり、平坦化工程が難しい等から単に
多結晶Ｓｉ膜を埋め込む手法は殆ど実用されていない。
本発明はかかる従来例のＩｉ’１題点に鑑みて創作され
たものであり、配線としてのＡｌ膜の断線の防止ととも
に、Ａｌ膜とＳｉ基板との確実な電気的接続を可濠とす
る構造を備えた半導体装置の提供を目的とする。
たものであり、配線としてのＡｌ膜の断線の防止ととも
に、Ａｌ膜とＳｉ基板との確実な電気的接続を可濠とす
る構造を備えた半導体装置の提供を目的とする。
本発明は絶縁膜上および該絶縁膜のコンタクトホール内
に延在して半導体基板表面に接触するように形成されて
いるステップカバーレッジの良好な導電膜と、前記コン
タクトホール内の導電膜上に形成され、該コンタクトホ
ールの凹部を埋める充填材と、前記充填材の上および前
記導電膜の上に形成されたバリア膜と、前記バリア膜の
上に形成され、前記導電膜および前記バリア膜とともに
ａ層配線を形成する配線用金属膜とを有することを特徴
とする。
に延在して半導体基板表面に接触するように形成されて
いるステップカバーレッジの良好な導電膜と、前記コン
タクトホール内の導電膜上に形成され、該コンタクトホ
ールの凹部を埋める充填材と、前記充填材の上および前
記導電膜の上に形成されたバリア膜と、前記バリア膜の
上に形成され、前記導電膜および前記バリア膜とともに
ａ層配線を形成する配線用金属膜とを有することを特徴
とする。
半導体基板とのコンタクトは、ステップカバーレッジの
良好な導電膜により行われるので、コンタクトホールの
段差部での断線を防止することができる。また半導体基
板と金属膜は直接コンタクトしないので、共晶によるス
パイクの発生も防止することができる。
良好な導電膜により行われるので、コンタクトホールの
段差部での断線を防止することができる。また半導体基
板と金属膜は直接コンタクトしないので、共晶によるス
パイクの発生も防止することができる。
コンタクトホールの凹部は充填材によって埋められて平
坦化されているので、この上および絶縁膜上に形成され
る配線用の金属膜の断線を防止することができる。
坦化されているので、この上および絶縁膜上に形成され
る配線用の金属膜の断線を防止することができる。
ざらに絶縁膜上は導電膜、バリア膜および金属膜からな
る積層配線となっているので配線抵抗を低くすることが
できるとともに、例えばエレクトロマイグレーション等
により金属膜が断線しても配線全体としては断線となら
ず、信頼性が向上する。また導電膜と金属膜との間にバ
リア膜が形成されているので、導￥Ｌ膜と金属膜が反応
して金属膜が欠損するのを防出することができる。
る積層配線となっているので配線抵抗を低くすることが
できるとともに、例えばエレクトロマイグレーション等
により金属膜が断線しても配線全体としては断線となら
ず、信頼性が向上する。また導電膜と金属膜との間にバ
リア膜が形成されているので、導￥Ｌ膜と金属膜が反応
して金属膜が欠損するのを防出することができる。
次に図を参照しながら本発明の実施例に係る半導体装こ
の製造方法について説明する。第１図は（ａ）〜（ｆ）
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。
の製造方法について説明する。第１図は（ａ）〜（ｆ）
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。
（１）第１図（ａ）に示すように、通常の製造技術によ
りＮ型ｓ＋７Ｊｌｉ板１旧にＮ型不純物領域２およびＰ
型不純物領域３が形成されており、またＮ型Ｓ、基板１
上に形成された５ｉ（ｈｌ？２４にコンタクトホール５
，６が形成される。
りＮ型ｓ＋７Ｊｌｉ板１旧にＮ型不純物領域２およびＰ
型不純物領域３が形成されており、またＮ型Ｓ、基板１
上に形成された５ｉ（ｈｌ？２４にコンタクトホール５
，６が形成される。
（２）次にＣＶＤ法により、同図（ｂ）に示すように膜
厚が約２００ＯＡのノンドープの多結晶Ｓｉ膜７を形成
する。
厚が約２００ＯＡのノンドープの多結晶Ｓｉ膜７を形成
する。
（３）次いでコンタクトホール５の側に形成されている
多結晶Ｓｉ膜にはリンイオン（Ｐ・）を、一方コンタク
トホーに６の側に形成されている多結晶Ｓ＋１ｇ！には
ポロンイオン（Ｂ゛）を打ち込み、その後アニーリング
を行うことにより打ち込みイオンを活性化してＮ型多結
品Ｓ、膜８とＰ型多結晶Ｓ＋膜９とを形成する。
多結晶Ｓｉ膜にはリンイオン（Ｐ・）を、一方コンタク
トホーに６の側に形成されている多結晶Ｓ＋１ｇ！には
ポロンイオン（Ｂ゛）を打ち込み、その後アニーリング
を行うことにより打ち込みイオンを活性化してＮ型多結
品Ｓ、膜８とＰ型多結晶Ｓ＋膜９とを形成する。
これによりＮ型多結晶Ｓｉ膜８とＮ型不純物領域２．ま
たＰ型多結晶Ｓｉ膜９とＰ型不純物領域３とのコンタク
トがオーミックなものとなる（同図（Ｃ） ） 。
たＰ型多結晶Ｓｉ膜９とＰ型不純物領域３とのコンタク
トがオーミックなものとなる（同図（Ｃ） ） 。
（４）次に同図（ｄ）に示すように、ＣＶＤ法によりｓ
、ａ２膜１０を十分厚く形成する。
、ａ２膜１０を十分厚く形成する。
（５）その後、同図（ｅ）に示すように５ｉ０２膜１０
をエッチバックし、多結晶ｓｔ 膜８．９の表面が現わ
れたところでエツチングを停止する。これによりコンタ
クトホール５，６の四部が完全に埋め込まれる。
をエッチバックし、多結晶ｓｔ 膜８．９の表面が現わ
れたところでエツチングを停止する。これによりコンタ
クトホール５，６の四部が完全に埋め込まれる。
（６）次に同図（ｆ）に示すように、ＣＶＤ法又はスパ
ッタ法によりバリア膜としてのＷＳ；ｚ［ｌ Ｌ ヲ形
成する０次いでＡｉｌ模１２を全面に形成した後に該Ａ
２膜１２およびその下の一５ｉ２膜１工および多結晶Ｓ
ｉ膜８，９を順次パターニングしてａ層配線を形成する
。
ッタ法によりバリア膜としてのＷＳ；ｚ［ｌ Ｌ ヲ形
成する０次いでＡｉｌ模１２を全面に形成した後に該Ａ
２膜１２およびその下の一５ｉ２膜１工および多結晶Ｓ
ｉ膜８，９を順次パターニングしてａ層配線を形成する
。
このように本発明の実施例によればコンタクトホールの
凹部はＳ＊０２１Ｐ２ Ｌ Ｏによって埋め込まれてい
るので、コンタクトホールの段差部におけるＡＭ膜１２
の断線を防止することができる。またＮ型Ｓｔ基板ｌと
Ａ文膜１２は多結晶Ｓｉ膜８゜９を介して接続されてい
るのでスパイクが発生せず、従ってショート不良を防止
することができる。さらに多結晶Ｓｉ膜８，９はステッ
プカバーレッジが良好であるから、コンタクトホールの
段差部において断線することはない、このためＡＭ膜１
２は多結晶Ｓｉ膜８．９を介してＮ ５ Ｓ ｉ 基板
１上の不純物領域２．３との確実なコンタクトが保証さ
れる。また配線はＡ文膜１２ 、 ＷＳｉ２１漠１１、
多結晶Ｓｉ膜８．９からなる積層配線構造となっている
ので配線抵抗を低くすることができるとともに、ニレク
ロマイグレーションによりＡＲ膜１１が万一断線したと
しても配線全線としては断線しないので、信頼性の向上
を図ることができる。また多結晶５ｉ１１８，９とＡＭ
膜１２どの間にはバリア膜としてのＷＳｉ ２膜が形成
されているので、多結晶Ｓｉ膜とＡ文が反応してＡ２膜
が欠損し、断線不良となることを防止することができる
。
凹部はＳ＊０２１Ｐ２ Ｌ Ｏによって埋め込まれてい
るので、コンタクトホールの段差部におけるＡＭ膜１２
の断線を防止することができる。またＮ型Ｓｔ基板ｌと
Ａ文膜１２は多結晶Ｓｉ膜８゜９を介して接続されてい
るのでスパイクが発生せず、従ってショート不良を防止
することができる。さらに多結晶Ｓｉ膜８，９はステッ
プカバーレッジが良好であるから、コンタクトホールの
段差部において断線することはない、このためＡＭ膜１
２は多結晶Ｓｉ膜８．９を介してＮ ５ Ｓ ｉ 基板
１上の不純物領域２．３との確実なコンタクトが保証さ
れる。また配線はＡ文膜１２ 、 ＷＳｉ２１漠１１、
多結晶Ｓｉ膜８．９からなる積層配線構造となっている
ので配線抵抗を低くすることができるとともに、ニレク
ロマイグレーションによりＡＲ膜１１が万一断線したと
しても配線全線としては断線しないので、信頼性の向上
を図ることができる。また多結晶５ｉ１１８，９とＡＭ
膜１２どの間にはバリア膜としてのＷＳｉ ２膜が形成
されているので、多結晶Ｓｉ膜とＡ文が反応してＡ２膜
が欠損し、断線不良となることを防止することができる
。
なお実施例ではコンタクトホールの四部を埋め込む充填
材としてＣＶＤ法により形成されるＳｉＯ２膜１０を用
いたが、ＰＳＧＩｇ！であってもよい、この場合はＰＳ
Ｇ［を形成した後にアニール処理を施すことによりＰＳ
Ｇ膜の一層の平坦化が再開であるから、コンタクトホー
ル部におけるエッチパック後の平坦化も容易となる。
材としてＣＶＤ法により形成されるＳｉＯ２膜１０を用
いたが、ＰＳＧＩｇ！であってもよい、この場合はＰＳ
Ｇ［を形成した後にアニール処理を施すことによりＰＳ
Ｇ膜の一層の平坦化が再開であるから、コンタクトホー
ル部におけるエッチパック後の平坦化も容易となる。
マタ実施例ではバリア膜としてＷＳｉ２膜１２を用いた
が、Ｗ膜、ＭＯ膜、Ｔ＋！ｉ！などの高融点金属１漠、
ＭｏＳ＋２１１５！ 、 ＴｉＳ＋２ＷＡｔト（７）他
＋７）シ！Ｊ ｔ イＦ膜、あるいはＴｉＮ膜などのナ
イトライド膜であってもよい。
が、Ｗ膜、ＭＯ膜、Ｔ＋！ｉ！などの高融点金属１漠、
ＭｏＳ＋２１１５！ 、 ＴｉＳ＋２ＷＡｔト（７）他
＋７）シ！Ｊ ｔ イＦ膜、あるいはＴｉＮ膜などのナ
イトライド膜であってもよい。
第２図は本発明の別の実施例に係る半導体装置の製造工
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。
（＋）第１図（ｃ）に示す工程の後、第２図（ａ）に示
すように薄いＳｉＯ２膜２１（例えば膜厚２００Ａ）を
形成する。
すように薄いＳｉＯ２膜２１（例えば膜厚２００Ａ）を
形成する。
（２）この後に第２図（ｂ）に示すようにノンドープの
多結晶Ｓｉ膜２２を厚く形成する。
多結晶Ｓｉ膜２２を厚く形成する。
（３）次いで第２図（Ｃ）に示すように、多結晶Ｓｉ膜
２２をエッチパー２りする。このときＳｉＯ２膜２１は
多結晶Ｓ＋Ｍ２２のエツチングのス）−／プエンドとな
るので、エツチングの制御が容易となる。
２２をエッチパー２りする。このときＳｉＯ２膜２１は
多結晶Ｓ＋Ｍ２２のエツチングのス）−／プエンドとな
るので、エツチングの制御が容易となる。
（４）次に７５２図（ｄ）に示すように、Ｓ、０２膜２
１を除去した後にＷＳｉ ２膜２３およびＡ２膜２４を
全面に形成し、ざらにＡｉ膜２４．讐Ｓｔ２膜２３およ
び多結晶Ｓｔ Ｗ２ｇ、９をバターニングすることによ
り積層構造の配線を形成する。
１を除去した後にＷＳｉ ２膜２３およびＡ２膜２４を
全面に形成し、ざらにＡｉ膜２４．讐Ｓｔ２膜２３およ
び多結晶Ｓｔ Ｗ２ｇ、９をバターニングすることによ
り積層構造の配線を形成する。
この半導体装置も第１図の実施例に係る半導体装置と同
様の効果を得ることができる。
様の効果を得ることができる。
なお充填材として多結晶Ｓｉ膜２２の代わりに非晶質Ｓ
＋ＩＥ３を用いてもよい、この場合、非晶質Ｓｌ膜の成
長効率が多結晶Ｓｉ膜のそれよりも高いので、工程時間
が短くなる効果がある。
＋ＩＥ３を用いてもよい、この場合、非晶質Ｓｌ膜の成
長効率が多結晶Ｓｉ膜のそれよりも高いので、工程時間
が短くなる効果がある。
〔発明の効果〕
以上説明したように、本発明によればコンタクトホール
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好な導Ｍｌ膜を介して
行うので、確実なコンタクトが保証される。また金属膜
と導電膜の積層構造の配線によって、配線の断線を少な
くするとともに配線抵抗の抵抗値を低くすることができ
る。さらにバリア膜によって導電膜と金属膜との反応を
防止することができるので、＠頼性の高い配線を得るこ
とが可泄となる。
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好な導Ｍｌ膜を介して
行うので、確実なコンタクトが保証される。また金属膜
と導電膜の積層構造の配線によって、配線の断線を少な
くするとともに配線抵抗の抵抗値を低くすることができ
る。さらにバリア膜によって導電膜と金属膜との反応を
防止することができるので、＠頼性の高い配線を得るこ
とが可泄となる。
第１図は本発明の実施例に係る半導体装置の製造工程を
説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図。 第３図は従来例の半導体装置の断面図である。 （符号の説明） ｌ・・・Ｎ型Ｓｉ２！板、 ２．３２・・・Ｎ型不純物領域、 ３・・・Ｐ型不純物領域。 ４．１０，２１．３３・・・ＳｉＯ２膜、５．６．３５
・・・コンタクトホール、７．２２・・・ノンドープ多
結晶５ｔｖｃ、８・・・Ｎ型多結晶Ｓｉ膜（導電膜）、
９・・・Ｐ型多結晶Ｓｉ膜（導電膜）、１１．２３・・
・貿Ｓｉ２膜、 １２．２４．３４−ＡＭ膜（金ｙｓｌｆｌ） 。 ３１・・・Ｐ型Ｓｉ基板。 代理人 弁理士 井桁 貞− （Ｎ 弁 （’Ｊ 催 ＋ （Ｌ １ Ｃ′−２ し１−５うを私ｌ１ｌＪ’ｌ ｔｙ）９１５Ｅ＜＝ｇ
’；２１第 ２ 図 （乏の１） （ｄン Ｘ発明バ施例目 第 ２ 図（狛２） 叱ゴし鐸しりＦ’ｌ／ｌ薯知日月図 第３図
説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図。 第３図は従来例の半導体装置の断面図である。 （符号の説明） ｌ・・・Ｎ型Ｓｉ２！板、 ２．３２・・・Ｎ型不純物領域、 ３・・・Ｐ型不純物領域。 ４．１０，２１．３３・・・ＳｉＯ２膜、５．６．３５
・・・コンタクトホール、７．２２・・・ノンドープ多
結晶５ｔｖｃ、８・・・Ｎ型多結晶Ｓｉ膜（導電膜）、
９・・・Ｐ型多結晶Ｓｉ膜（導電膜）、１１．２３・・
・貿Ｓｉ２膜、 １２．２４．３４−ＡＭ膜（金ｙｓｌｆｌ） 。 ３１・・・Ｐ型Ｓｉ基板。 代理人 弁理士 井桁 貞− （Ｎ 弁 （’Ｊ 催 ＋ （Ｌ １ Ｃ′−２ し１−５うを私ｌ１ｌＪ’ｌ ｔｙ）９１５Ｅ＜＝ｇ
’；２１第 ２ 図 （乏の１） （ｄン Ｘ発明バ施例目 第 ２ 図（狛２） 叱ゴし鐸しりＦ’ｌ／ｌ薯知日月図 第３図
Claims (5)
- （１）絶縁膜上および該絶縁膜のコンタクトホール内に
延在して半導体基板表面に接触するように形成されてい
るステップカバーレッジの良好な導電膜と、 前記コンタクトホール内の導電膜上に形成され、該コン
タクトホールの凹部を埋める充填材と、 前記充填材の上および前記導電膜の上に形成されたバリ
ア膜と、 前記バリア膜の上に形成され、前記導電膜および前記バ
リア膜とともに積層配線を形成する配線用金属膜とを有
することを特徴とする半導体装置。 - （２）前記導電膜は不純物ドープの多結晶Ｓｉ膜又はシ
リサイド膜であることを特徴とする特許請求の範囲第１
項に記載の半導体装置。 - （３）前記充填材はＳｉＯ＿２膜又はＰＳＧ膜からなる
ことを特徴とする特許請求の範囲第１項又は第２項に記
載の半導体装置。 - （４）前記充填材はＳｉＯ＿２膜と該ＳｉＯ＿２膜の上
に形成された多結晶Ｓｉ膜又はＳｉＯ＿２膜と該ＳｉＯ
＿２膜の上に形成された非晶質Ｓｉ膜からなることを特
徴とする特許請求の範囲第１項に又は第２項に記載の半
導体装置。 - （５）前記バリア膜は高融点金属膜、高融点金属膜のシ
リサイド膜又は高融点金属膜のナイトライド膜であるこ
とを特徴とする特許請求の範囲第１項〜第４項に記載の
半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124816A JPH065732B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
| KR1019870004069A KR900003618B1 (ko) | 1986-05-30 | 1987-04-28 | 반도체장치 및 그 제조방법 |
| US07/049,917 US4833519A (en) | 1986-05-30 | 1987-05-15 | Semiconductor device with a wiring layer having good step coverage for contact holes |
| DE8787107759T DE3772111D1 (de) | 1986-05-30 | 1987-05-27 | Halbleitervorrichtung mit leiterbahn, die gute kantenbekleidung zu den kontaktloechern besitzt. |
| EP87107759A EP0249780B1 (en) | 1986-05-30 | 1987-05-27 | Semiconductor device with a wiring layer having a good step coverage at contact holes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124816A JPH065732B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281468A true JPS62281468A (ja) | 1987-12-07 |
| JPH065732B2 JPH065732B2 (ja) | 1994-01-19 |
Family
ID=14894823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124816A Expired - Lifetime JPH065732B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065732B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211949A (ja) * | 1988-02-19 | 1989-08-25 | Toshiba Corp | 半導体集積回路の配線構造 |
| JPH0373531A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 多層配線構造を有する半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874037A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
| JPS6074675A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-05-30 JP JP61124816A patent/JPH065732B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874037A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
| JPS6074675A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211949A (ja) * | 1988-02-19 | 1989-08-25 | Toshiba Corp | 半導体集積回路の配線構造 |
| JPH0373531A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 多層配線構造を有する半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065732B2 (ja) | 1994-01-19 |
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