JPS62281449A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62281449A JPS62281449A JP61124812A JP12481286A JPS62281449A JP S62281449 A JPS62281449 A JP S62281449A JP 61124812 A JP61124812 A JP 61124812A JP 12481286 A JP12481286 A JP 12481286A JP S62281449 A JPS62281449 A JP S62281449A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
本発明の半導体装置は、絶縁膜上および該絶縁膜のコン
タクトホール内に延在して半導体基板表面に接触するよ
うに形成されているステップカバーレッジの良好な導電
膜と、前記コンタクトホール内の導電膜上に形成され、
該コンタクトホールの凹部を埋める充填材と、前記充填
材の上および前記導電膜の上に形成され、該導Ｔｆｔ膜
とともに積層配線を形成する配線粗金ｆ！膜とを有する
ことを特徴とする６本発明によればコンタクトホールの
四部は充填物により埋め込まれているので、その上に形
成される配線用金属膜の断線不良等を防止することが町
濠となる。またコンタクトはカバーレッジの良好な導電
膜を介して行うのでコンタクトホールの段差部での断線
不良等を防止できる。さらに配線は導電膜と金属膜との
積層配線により行われるので、例えばエレクトロマイグ
レーション等により金属膜に断線が生じても配線全体の
断線を防止することができるとともに、配線抵抗の抵抗
値を低くすることができる。
タクトホール内に延在して半導体基板表面に接触するよ
うに形成されているステップカバーレッジの良好な導電
膜と、前記コンタクトホール内の導電膜上に形成され、
該コンタクトホールの凹部を埋める充填材と、前記充填
材の上および前記導電膜の上に形成され、該導Ｔｆｔ膜
とともに積層配線を形成する配線粗金ｆ！膜とを有する
ことを特徴とする６本発明によればコンタクトホールの
四部は充填物により埋め込まれているので、その上に形
成される配線用金属膜の断線不良等を防止することが町
濠となる。またコンタクトはカバーレッジの良好な導電
膜を介して行うのでコンタクトホールの段差部での断線
不良等を防止できる。さらに配線は導電膜と金属膜との
積層配線により行われるので、例えばエレクトロマイグ
レーション等により金属膜に断線が生じても配線全体の
断線を防止することができるとともに、配線抵抗の抵抗
値を低くすることができる。
本発明は半導体装置に関するものであり、更に詳しく言
えば絶縁膜のコンタクトホールにおける配線の構造〈関
するものである。
えば絶縁膜のコンタクトホールにおける配線の構造〈関
するものである。
第３図は従来例に係る絶縁膜のコンタクトホールにおけ
る配線の構造を示す断面図である。
る配線の構造を示す断面図である。
３１はＰ型Ｓｉ基板、３２はＰ型Ｓｉ基板３１上に形成
されたＮ型不純物領域であり、３３は膜厚が約１ｇｍの
ＳｉＯ２膜である。また３４は配線用のＡｕ膜であり、
コンタクトホール３５を介してＮ型不純物領域３２に接
触することによりＨ５半導体基板３１と電気的に接続さ
れている。
されたＮ型不純物領域であり、３３は膜厚が約１ｇｍの
ＳｉＯ２膜である。また３４は配線用のＡｕ膜であり、
コンタクトホール３５を介してＮ型不純物領域３２に接
触することによりＨ５半導体基板３１と電気的に接続さ
れている。
しかしＡｕ膜、特にスパッタ技術により形成されるＡｕ
膜はステップカバーレッジが良くないため、コンタクト
ホールの段差部でＡｕ膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。
膜はステップカバーレッジが良くないため、コンタクト
ホールの段差部でＡｕ膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。
またＡｉ膜３４がＰ ｍ Ｓ ＋基板３１とコンタクト
する部分においてＡ文とＳｌが共晶して基板内にスパイ
クが発生し、これによりショート不良を起こす場合があ
る。この場合Ａｕ膜３４とＰ５！ＳＩ基板３１との間に
多結ＬＷＩＳ ｉ膜（不図示）を形成してこれを防止す
る方法もあるが、この場合にもＡｌ膜３４の段差部での
断線不良を防止できないという問題がある。更にこの段
差を解消するため、コンタクト窓を多結晶Ｓｉで完全に
埋めた平坦化する試みが種々なされているが、中央部に
「；」が残ったり、平坦化工程が難しい等から単に多結
晶Ｓｉを埋め込む手法は殆ど実用されていない。
する部分においてＡ文とＳｌが共晶して基板内にスパイ
クが発生し、これによりショート不良を起こす場合があ
る。この場合Ａｕ膜３４とＰ５！ＳＩ基板３１との間に
多結ＬＷＩＳ ｉ膜（不図示）を形成してこれを防止す
る方法もあるが、この場合にもＡｌ膜３４の段差部での
断線不良を防止できないという問題がある。更にこの段
差を解消するため、コンタクト窓を多結晶Ｓｉで完全に
埋めた平坦化する試みが種々なされているが、中央部に
「；」が残ったり、平坦化工程が難しい等から単に多結
晶Ｓｉを埋め込む手法は殆ど実用されていない。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、配線としてのＡｕ膜の断線の防止とともに、Ａ
ｌ膜とＳｔ基板との確実な電気的接続を可能とする構造
を備えた半導体装置の提供を目的とする。
であり、配線としてのＡｕ膜の断線の防止とともに、Ａ
ｌ膜とＳｔ基板との確実な電気的接続を可能とする構造
を備えた半導体装置の提供を目的とする。
本発明は絶縁膜上および該絶縁膜のコンタクトホール内
に延在して半導体基板表面に接触するように形成されて
いるステップカバーレッジの良好な導１！膜と、前記コ
ンタクトホール内の導電膜上に形成され、該コンタクト
ホールの四部を埋める充填材と、前記充填材の上および
前記導電膜の上に形成され、該導電膜とともに積層配線
を形成する配線用金属膜とを有することを特徴とする。
に延在して半導体基板表面に接触するように形成されて
いるステップカバーレッジの良好な導１！膜と、前記コ
ンタクトホール内の導電膜上に形成され、該コンタクト
ホールの四部を埋める充填材と、前記充填材の上および
前記導電膜の上に形成され、該導電膜とともに積層配線
を形成する配線用金属膜とを有することを特徴とする。
半導体基板とのコンタクトは、ステップカバーレッジの
良好な導電膜により行われるので、コンタクトホールの
段差部での断線を防止することができる。また半導体基
板と金属膜は直接コンタクトしないので、共晶によるス
パイクの発生も防止することができる。
良好な導電膜により行われるので、コンタクトホールの
段差部での断線を防止することができる。また半導体基
板と金属膜は直接コンタクトしないので、共晶によるス
パイクの発生も防止することができる。
コンタクトホールの凹部は充填材によって埋められて平
坦化されているので、この上および絶縁膜上に形成され
る配線用の金属膜の断線を防止することができる。
坦化されているので、この上および絶縁膜上に形成され
る配線用の金属膜の断線を防止することができる。
さらに絶縁膜上は導Ｔｌｉ膜と金属膜からなる積層配線
となっているので配線抵抗を低くすることができるとと
もに、例えばエレクトロマイグレーション等により金、
［１摸が断線しても配線全体としては断線とならず、信
頼性が向上する。
となっているので配線抵抗を低くすることができるとと
もに、例えばエレクトロマイグレーション等により金、
［１摸が断線しても配線全体としては断線とならず、信
頼性が向上する。
次に図を参照しながら未発明の実施例に係る半導体装置
の製造方法について説明する。第１図は（ａ）〜（ｆ）
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。
の製造方法について説明する。第１図は（ａ）〜（ｆ）
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。
（＋）第１図（Ｌ）に示すように１通常の製造技術によ
りＮ型Ｓｉ基板１上にＮ型不純物領域２およびＰｆｉ不
純物領域３が形成されており、またＮ型Ｓｉ基板ｌ上に
形成されたＳｉＯ２膜４にコンタクトホール５．６が形
成される。
りＮ型Ｓｉ基板１上にＮ型不純物領域２およびＰｆｉ不
純物領域３が形成されており、またＮ型Ｓｉ基板ｌ上に
形成されたＳｉＯ２膜４にコンタクトホール５．６が形
成される。
（２）次にＣＶＤ法により、同図（ｂ）に示すように膜
厚が約２００ＯＡのノンドープの多結晶Ｓｉ膜７を形成
する。
厚が約２００ＯＡのノンドープの多結晶Ｓｉ膜７を形成
する。
（３）次いでコンタクトホール５の側に形成されている
多結晶Ｓｉ膜にはリンイオン（Ｐ゛）を、一方コンタク
トホール６の側に形成されている多結晶Ｓｉ膜にはポロ
ンイオン（Ｂ゛）を打ち込み、その後アニーリングを行
うことにより打ち込みイオンを活性化してＮ型多結晶Ｓ
ｉ膜８とＰ型多結晶Ｓｉ膜９とを形成する。
多結晶Ｓｉ膜にはリンイオン（Ｐ゛）を、一方コンタク
トホール６の側に形成されている多結晶Ｓｉ膜にはポロ
ンイオン（Ｂ゛）を打ち込み、その後アニーリングを行
うことにより打ち込みイオンを活性化してＮ型多結晶Ｓ
ｉ膜８とＰ型多結晶Ｓｉ膜９とを形成する。
これによりＮ型多結晶Ｓｒ膜８とＮ型不純物領域２、ま
たＰ型多結晶Ｓｉ膜９とＰ型不純物領域３とのコンタク
トがオーミンクなものとなる（同図（Ｃ））。
たＰ型多結晶Ｓｉ膜９とＰ型不純物領域３とのコンタク
トがオーミンクなものとなる（同図（Ｃ））。
（４）次に同図（ｄ）に示すように、ＣＶＤ法によりＳ
ｉＯ２膜１０を十分厚く形成する。
ｉＯ２膜１０を十分厚く形成する。
（５）その後、同図（ｅ）に示すようにＳｉＯ２膜１０
をエッチバックし、多結晶ｓ＋ ［８，９の表面が現わ
れたところでエツチングを停市する。これによりコンタ
クトホール５，６の凹部が完全に埋め込まれる。
をエッチバックし、多結晶ｓ＋ ［８，９の表面が現わ
れたところでエツチングを停市する。これによりコンタ
クトホール５，６の凹部が完全に埋め込まれる。
（８）次にＡｌ膜１１を全面に形成した後に該Ａ髪Ｉｇ
！ｉｔおよびその下の多結晶Ｓｉ膜８．９をバターニン
グして積層配線を形成する（同図（ｆ） ） 。
！ｉｔおよびその下の多結晶Ｓｉ膜８．９をバターニン
グして積層配線を形成する（同図（ｆ） ） 。
このように本発明の実施例によればコンタクトホールの
凹部はＳｉＯ２膜１０によって埋め込まれているので、
コンタクトホールの段差部におけるＡｎ膜１１の断線を
防止することがで５る。またＮ型Ｓｉ基板１とＡｌ膜１
１は多結晶Ｓｉ膜８゜９を介して接続されているのでス
パイクが発生せず、従ってショート不良を防止すること
ができる。さらに多結晶Ｓｉ膜８，９はステップカバー
レッジが良好であるから、コンタクトホールの段差部に
おいて断線することはない、このためＡｌ交膜１は多結
晶Ｓｉ膜８．９を介してＮ型Ｓｉ基板１との確実なコン
タクトが保証される。また配線はＡ立Ｗ；４１１と多結
晶Ｓｉ膜８．９からなる積層配線構造となっているので
配線抵抗を低くすることができるとともに、ニレクロマ
イグレーションによりＡｉ膜１１が万一断線したとして
も配線全線としては断線しないので、釘類性の向上を図
ることができる。
凹部はＳｉＯ２膜１０によって埋め込まれているので、
コンタクトホールの段差部におけるＡｎ膜１１の断線を
防止することがで５る。またＮ型Ｓｉ基板１とＡｌ膜１
１は多結晶Ｓｉ膜８゜９を介して接続されているのでス
パイクが発生せず、従ってショート不良を防止すること
ができる。さらに多結晶Ｓｉ膜８，９はステップカバー
レッジが良好であるから、コンタクトホールの段差部に
おいて断線することはない、このためＡｌ交膜１は多結
晶Ｓｉ膜８．９を介してＮ型Ｓｉ基板１との確実なコン
タクトが保証される。また配線はＡ立Ｗ；４１１と多結
晶Ｓｉ膜８．９からなる積層配線構造となっているので
配線抵抗を低くすることができるとともに、ニレクロマ
イグレーションによりＡｉ膜１１が万一断線したとして
も配線全線としては断線しないので、釘類性の向上を図
ることができる。
なお実施例ではコンタクトホールの凹部を埋め込む充填
材としてＣＶＤ法により形成されるＳｉＯ７膜１０を用
いたが、ＰＳＧ膜であってもよい、この場合はＰＳＧ膜
を形成した後に７ニール処理を施すことによりＰＳＧ膜
の一層の平坦化が可イ駈であるから、コンタクトホール
部におけるエッチ／ベック後の平坦化も容易となる。
材としてＣＶＤ法により形成されるＳｉＯ７膜１０を用
いたが、ＰＳＧ膜であってもよい、この場合はＰＳＧ膜
を形成した後に７ニール処理を施すことによりＰＳＧ膜
の一層の平坦化が可イ駈であるから、コンタクトホール
部におけるエッチ／ベック後の平坦化も容易となる。
また多結晶Ｓｉ膜８．９の代わりにシリサイド１１２（
例えば−Ｓ＊２Ｗ２．にｏｓｉ２膜、 ＴｉＳｉ２膜）
を用し１てもよい、このときは第１図（Ｃ）の工程を省
略することができる。
例えば−Ｓ＊２Ｗ２．にｏｓｉ２膜、 ＴｉＳｉ２膜）
を用し１てもよい、このときは第１図（Ｃ）の工程を省
略することができる。
第２図は本発明の別の実施例に係る半導体装置の製造工
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。
（１）第１図（Ｃ）に示す工程の後、第２図（ａ）に示
すように薄いＳｉＯ２膜２１（例えば膜厚２００ Ａ）
を形成する。
すように薄いＳｉＯ２膜２１（例えば膜厚２００ Ａ）
を形成する。
（２）この後に第２図（ｂ）に示すようにノンドープの
多結晶Ｓｌ膜２２を厚く形成する。
多結晶Ｓｌ膜２２を厚く形成する。
（３）次いで第２図（Ｃ）に示すように、多結晶Ｓｉ膜
２２をエッチバックする。このときＳｉＯ２膜２１は多
結晶Ｓｉ膜２２のエツチングのストップエンドとなるの
で、エツチングの制御が容易となる。
２２をエッチバックする。このときＳｉＯ２膜２１は多
結晶Ｓｉ膜２２のエツチングのストップエンドとなるの
で、エツチングの制御が容易となる。
（４）次に第２図（ｄ）に示すように、ＳｉＯ２膜２１
を除去した後にＡ１１ｌｑ２３を全面に形成し。
を除去した後にＡ１１ｌｑ２３を全面に形成し。
さらにＡｌ膜２３および多結晶Ｓｉ膜８．９をパターニ
ングすることにより積層構造の配線が形成される。
ングすることにより積層構造の配線が形成される。
この半導体装ｔも第１図の実施例に係る半導体装数と同
様の効果を得ることができる。
様の効果を得ることができる。
なお多結晶Ｓｉ膜２２の代わりに非晶質Ｓｉ膜であって
もよい、この場合、非晶質Ｓｉ膜の成長効率が多結晶Ｓ
ｉ膜のそれよりも高いので、工程時間が短くなる効果が
ある。
もよい、この場合、非晶質Ｓｉ膜の成長効率が多結晶Ｓ
ｉ膜のそれよりも高いので、工程時間が短くなる効果が
ある。
以上説明したように、本発明によればコンタクトホール
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好な導電膜を介して行
うので、確実なコンタクトが保証される。また金属膜と
導１ｆｔ膜の積層構造の配線によって、配線の断線を少
なくするとともに配線抵抗を低くすることができる。
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好な導電膜を介して行
うので、確実なコンタクトが保証される。また金属膜と
導１ｆｔ膜の積層構造の配線によって、配線の断線を少
なくするとともに配線抵抗を低くすることができる。
第１図は末完１月の実施例に係る半導体装置の製造工程
を説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第３図は従来例の半導体装置の断面図である。 （符号の説明〕 ■・−・Ｎ型Ｓｉ基板、 ２．３２・・・Ｎ型不純物領域、 ３・・・Ｐ型不純物領域、 ４．１０，２１．３３・・・ＳｉＯ２膜、５．６．３５
・・・コンタクトホール、７．２２・−・ノン型ドープ
多結品Ｓｉ膜。 ８・・・Ｎ型多結品Ｓ ｉ Ｍ （導電！！り 。 ９・・−Ｐ型多結晶Ｓｉ膜（導電膜）。 １１．２３．３４・・・Ａ見膜（金属膜）、３１・・・
ＰｆｆｉＳｉ基板。 ・ツ し本ニーに名門めラブた例 日 第２図（で／１ｌ） 本発朗め喫た傅ＩＪ図 第２図けの２） く干例め芭叩２ 第３図
を説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第３図は従来例の半導体装置の断面図である。 （符号の説明〕 ■・−・Ｎ型Ｓｉ基板、 ２．３２・・・Ｎ型不純物領域、 ３・・・Ｐ型不純物領域、 ４．１０，２１．３３・・・ＳｉＯ２膜、５．６．３５
・・・コンタクトホール、７．２２・−・ノン型ドープ
多結品Ｓｉ膜。 ８・・・Ｎ型多結品Ｓ ｉ Ｍ （導電！！り 。 ９・・−Ｐ型多結晶Ｓｉ膜（導電膜）。 １１．２３．３４・・・Ａ見膜（金属膜）、３１・・・
ＰｆｆｉＳｉ基板。 ・ツ し本ニーに名門めラブた例 日 第２図（で／１ｌ） 本発朗め喫た傅ＩＪ図 第２図けの２） く干例め芭叩２ 第３図
Claims (5)
- （１）絶縁膜上および該絶縁膜のコンタクトホール内に
延在して半導体基板表面に接触するように形成されてい
るステップカバーレッジの良好な導電膜と、 前記コンタクトホール内の導電膜上に形成され、該コン
タクトホールの凹部を埋める充填材と、 前記充填材の上および前記導電膜の上に形成され、該導
電膜とともに積層配線を形成する配線用金属膜とを有す
ることを特徴とする半導体装置。 - （２）前記導電膜は不純物ドープの多結晶Ｓｉ膜又はシ
リサイド膜であることを特徴とする特許請求の範囲第１
項に記載の半導体装置。 - （３）前記充填材はＳｉＯ＿２膜又はＰＳＧ膜からなる
ことを特徴とする特許請求の範囲第１項又は第２項に記
載の半導体装置。 - （４）前記充填材はＳｉＯ＿２膜と該ＳｉＯ＿２膜の上
に形成された多結晶Ｓｉ膜又はＳｉＯ＿２膜と該ＳｉＯ
＿２膜の上に形成された非晶質Ｓｉ膜からなることを特
徴とする特許請求の範囲第１項に又は第２項に記載の半
導体装置。 - （５）前記配線用金属膜はＡｌ膜であることを特徴とす
る特許請求の範囲第１項〜第４項のいずれかに記載の半
導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124812A JPH07101689B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置の製造方法 |
| KR1019870004069A KR900003618B1 (ko) | 1986-05-30 | 1987-04-28 | 반도체장치 및 그 제조방법 |
| US07/049,917 US4833519A (en) | 1986-05-30 | 1987-05-15 | Semiconductor device with a wiring layer having good step coverage for contact holes |
| EP87107759A EP0249780B1 (en) | 1986-05-30 | 1987-05-27 | Semiconductor device with a wiring layer having a good step coverage at contact holes |
| DE8787107759T DE3772111D1 (de) | 1986-05-30 | 1987-05-27 | Halbleitervorrichtung mit leiterbahn, die gute kantenbekleidung zu den kontaktloechern besitzt. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124812A JPH07101689B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281449A true JPS62281449A (ja) | 1987-12-07 |
| JPH07101689B2 JPH07101689B2 (ja) | 1995-11-01 |
Family
ID=14894729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124812A Expired - Lifetime JPH07101689B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101689B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183052A (en) * | 1981-05-06 | 1982-11-11 | Seiko Epson Corp | Semiconductor |
| JPS58116751A (ja) * | 1981-12-30 | 1983-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-05-30 JP JP61124812A patent/JPH07101689B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183052A (en) * | 1981-05-06 | 1982-11-11 | Seiko Epson Corp | Semiconductor |
| JPS58116751A (ja) * | 1981-12-30 | 1983-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101689B2 (ja) | 1995-11-01 |
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