JPH07101689B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07101689B2 JPH07101689B2 JP61124812A JP12481286A JPH07101689B2 JP H07101689 B2 JPH07101689 B2 JP H07101689B2 JP 61124812 A JP61124812 A JP 61124812A JP 12481286 A JP12481286 A JP 12481286A JP H07101689 B2 JPH07101689 B2 JP H07101689B2
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- JP
- Japan
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- film
- contact hole
- polycrystalline
- silicon
- filling material
- Prior art date
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Description
【発明の詳細な説明】 〔概要〕 半導体基板上に該半導体基板に達するコンタクトホール
を有する第１の絶縁膜を被着形成する工程と、該第１の
絶縁膜上および該コンタクトホール内に延在し該コンタ
クトホール内の半導体基板に接触するようにシリコン含
有導電膜を被着形成する工程と、該シリコン含有導電膜
に接触する第２の絶縁膜を少なくとも含む充填材を前記
コンタクトホールの凹部を埋めるように被着形成する工
程と、前記コンタクトホール外のシリコン含有導電膜を
表出するに至るまで該充填材を除去して、コンタクトホ
ール内の充填材を平坦化する工程と、しかる後、該シリ
コン含有導電膜上と該充填材上に延在するように金属膜
を被着形成する工程とを含み、前記充填材を除去する工
程は、第２の絶縁膜の除去速度とシリコン含有導電膜の
除去速度とが異なる条件下でエッチングする工程を含む
ことを特徴とする。本発明によればコンタクトホールの
凹部は充填物により埋め込まれているので、その上に形
成される配線用金属膜の断線不良等を防止することが可
能となる。またコンタクトはカバーレッジの良好な導電
膜を介して行うのでコンタクトホールの段差部での断線
不良等を防止できる。さらに配線は導電膜と金属膜との
積層配線により行われるので、例えばエレクトロマイグ
レーション等により金属膜に断線が生じても配線全体の
断線を防止することができるとともに、配線抵抗の抵抗
値を低くすることができる。
を有する第１の絶縁膜を被着形成する工程と、該第１の
絶縁膜上および該コンタクトホール内に延在し該コンタ
クトホール内の半導体基板に接触するようにシリコン含
有導電膜を被着形成する工程と、該シリコン含有導電膜
に接触する第２の絶縁膜を少なくとも含む充填材を前記
コンタクトホールの凹部を埋めるように被着形成する工
程と、前記コンタクトホール外のシリコン含有導電膜を
表出するに至るまで該充填材を除去して、コンタクトホ
ール内の充填材を平坦化する工程と、しかる後、該シリ
コン含有導電膜上と該充填材上に延在するように金属膜
を被着形成する工程とを含み、前記充填材を除去する工
程は、第２の絶縁膜の除去速度とシリコン含有導電膜の
除去速度とが異なる条件下でエッチングする工程を含む
ことを特徴とする。本発明によればコンタクトホールの
凹部は充填物により埋め込まれているので、その上に形
成される配線用金属膜の断線不良等を防止することが可
能となる。またコンタクトはカバーレッジの良好な導電
膜を介して行うのでコンタクトホールの段差部での断線
不良等を防止できる。さらに配線は導電膜と金属膜との
積層配線により行われるので、例えばエレクトロマイグ
レーション等により金属膜に断線が生じても配線全体の
断線を防止することができるとともに、配線抵抗の抵抗
値を低くすることができる。
更に、コンタクトホールの凹部の充填材として、ポリSi
やシリサイド等のシリコン含有導電膜と相互にエッチン
グ可能な絶縁膜を使用することにより、平坦化エッチバ
ック工程で、積層配線を構成すべきシリコン含有導電膜
を選択的に残留させることができ、同時にコンタクトホ
ールの凹部の充填を行うことができる。
やシリサイド等のシリコン含有導電膜と相互にエッチン
グ可能な絶縁膜を使用することにより、平坦化エッチバ
ック工程で、積層配線を構成すべきシリコン含有導電膜
を選択的に残留させることができ、同時にコンタクトホ
ールの凹部の充填を行うことができる。
本発明は半導体装置に関するものであり、更に詳しく言
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。
第３図は従来例に係る絶縁膜のコンタクトホールにおけ
る配線の構造を示す断面図である。31はＰ型Si基板,32
はＰ型Si基板31上に形成されたＮ型不純物領域であり、
33は膜厚が約１μｍのSiO2膜である。また34は配線用の
Al膜であり、コンタクトホール35を介してＮ型不純物領
域32に接触することによりＮ型半導体基板31と電気的に
接続されている。
る配線の構造を示す断面図である。31はＰ型Si基板,32
はＰ型Si基板31上に形成されたＮ型不純物領域であり、
33は膜厚が約１μｍのSiO2膜である。また34は配線用の
Al膜であり、コンタクトホール35を介してＮ型不純物領
域32に接触することによりＮ型半導体基板31と電気的に
接続されている。
しかしAl膜、特にスパッタ技術により形成されるAl膜は
ステップカバーレッジが良くないため、コンタクトホー
ルの段差部でAl膜の断線不良を起こし、半導体基板との
電気的接続が得られなくなる場合がある。
ステップカバーレッジが良くないため、コンタクトホー
ルの段差部でAl膜の断線不良を起こし、半導体基板との
電気的接続が得られなくなる場合がある。
またAl膜34がＰ型Si基板31とコンタクトする部分におい
てAlとSiが共晶して基板内にスパイクが発生し、これに
よりショート不良を起こす場合がある。この場合Al膜34
とＰ型Si基板31との間に多結晶Si膜（不図示）を形成し
てこれを防止する方法もあるが、この場合にもAl膜34の
段差部での断線不良を防止できないという問題がある。
更にこの段差を解消するため、コンタクト窓を多結晶Si
で完全に埋めた平坦化する試みが種々なされているが、
中央部に「鬆」が残ったり、平坦化工程が難しい等から
単に多結晶Siを埋め込む手法は殆ど実用されていない。
てAlとSiが共晶して基板内にスパイクが発生し、これに
よりショート不良を起こす場合がある。この場合Al膜34
とＰ型Si基板31との間に多結晶Si膜（不図示）を形成し
てこれを防止する方法もあるが、この場合にもAl膜34の
段差部での断線不良を防止できないという問題がある。
更にこの段差を解消するため、コンタクト窓を多結晶Si
で完全に埋めた平坦化する試みが種々なされているが、
中央部に「鬆」が残ったり、平坦化工程が難しい等から
単に多結晶Siを埋め込む手法は殆ど実用されていない。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、配線としてのAl膜の断線の防止とともに、Al膜
とSi基板との確実な電気的接続を可能とする構造を備え
た半導体装置の提供を目的とする。
であり、配線としてのAl膜の断線の防止とともに、Al膜
とSi基板との確実な電気的接続を可能とする構造を備え
た半導体装置の提供を目的とする。
本発明は、第１図に例示するように、半導体基板（Ｎ型
Si基板１）上に形成されたコンタクトホール5,6を有す
る絶縁膜（SiO2膜４）と、該絶縁膜（SiO2膜４）上およ
び該コンタクトホール5,6内に延在して該半導体基板
（Ｎ型Si基板１）表面に接触するように形成されている
シリコン含有導電膜（Ｎ型多結晶Si膜8,P型多結晶Si膜
９）と、前記コンタクトホール5,6内のシリコン含有導
電膜（Ｎ型多結晶Si膜8,P型多結晶Si膜９）上に形成さ
れた絶縁膜（SiO2膜10）を含み、該コンタクトホール5,
6の凹部を埋めるように形成された充填材と、前記充填
材の上および前記導電膜（Ｎ型多結晶Si膜8,P型多結晶S
i膜９）の上に延在して形成され、該シリコン含有導電
膜（Ｎ型多結晶Si膜8,P型多結晶Si膜９）とともに積層
配線を形成する配線用金属膜（Al膜11）とを有すること
を特徴とする。
Si基板１）上に形成されたコンタクトホール5,6を有す
る絶縁膜（SiO2膜４）と、該絶縁膜（SiO2膜４）上およ
び該コンタクトホール5,6内に延在して該半導体基板
（Ｎ型Si基板１）表面に接触するように形成されている
シリコン含有導電膜（Ｎ型多結晶Si膜8,P型多結晶Si膜
９）と、前記コンタクトホール5,6内のシリコン含有導
電膜（Ｎ型多結晶Si膜8,P型多結晶Si膜９）上に形成さ
れた絶縁膜（SiO2膜10）を含み、該コンタクトホール5,
6の凹部を埋めるように形成された充填材と、前記充填
材の上および前記導電膜（Ｎ型多結晶Si膜8,P型多結晶S
i膜９）の上に延在して形成され、該シリコン含有導電
膜（Ｎ型多結晶Si膜8,P型多結晶Si膜９）とともに積層
配線を形成する配線用金属膜（Al膜11）とを有すること
を特徴とする。
本発明によれば、コンタクトホール5,6の充填材とし
て、ポリSiやシリサイド等のシリコン含有導電膜（Ｎ型
多結晶Si膜8,P型多結晶Si膜９）と相互にエッチング可
能な絶縁膜（SiO2膜10）を使用することにより、平坦化
エッチバック工程で、積層配線を構成すべきシリコン含
有導電膜を選択的に残留させることができ、同時にコン
タクトホールの凹部の充填を行うことができる。
て、ポリSiやシリサイド等のシリコン含有導電膜（Ｎ型
多結晶Si膜8,P型多結晶Si膜９）と相互にエッチング可
能な絶縁膜（SiO2膜10）を使用することにより、平坦化
エッチバック工程で、積層配線を構成すべきシリコン含
有導電膜を選択的に残留させることができ、同時にコン
タクトホールの凹部の充填を行うことができる。
従って、配線用金属膜（Al膜11）は平坦な面上に形成さ
れるので、断線しにくい構造となるとともに、該導電膜
と積層配線を構成して配線抵抗をより低くすることがで
きる。またエレクトロマイグレーション等により配線金
属膜が万一断線しても配線全体としては直ちに断線とな
らないので、信頼性が向上する。
れるので、断線しにくい構造となるとともに、該導電膜
と積層配線を構成して配線抵抗をより低くすることがで
きる。またエレクトロマイグレーション等により配線金
属膜が万一断線しても配線全体としては直ちに断線とな
らないので、信頼性が向上する。
次に図を参照しながら本発明の実施例に係る半導体装置
の製造方法について説明する。第１図は（ａ）〜（ｆ）
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。
の製造方法について説明する。第１図は（ａ）〜（ｆ）
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。
（１）第１図（ａ）に示すように、通常の製造技術によ
りＮ型Si基板１上にＮ型不純物領域２およびＰ型不純物
領域３が形成されており、またＮ型Si基板１上に形成さ
れたSiO2膜４にコンタクトホール5,6が形成される。
りＮ型Si基板１上にＮ型不純物領域２およびＰ型不純物
領域３が形成されており、またＮ型Si基板１上に形成さ
れたSiO2膜４にコンタクトホール5,6が形成される。
（２）次にCVD法により、同図（ｂ）に示すように膜厚
が約2000Åのノンドープの多結晶Si膜７を形成する。
が約2000Åのノンドープの多結晶Si膜７を形成する。
（３）次いでコンタクトホール５の側に形成されている
多結晶Si膜にはリンイオン（P+）を、一方コンタクトホ
ール６の側に形成されている多結晶Si膜にはボロンイオ
ン（B+）を打ち込み、その後アニーリングを行うことに
より打ち込みイオンを活性化してＮ型多結晶Si膜８とＰ
型多結晶Si膜９とを形成する。
多結晶Si膜にはリンイオン（P+）を、一方コンタクトホ
ール６の側に形成されている多結晶Si膜にはボロンイオ
ン（B+）を打ち込み、その後アニーリングを行うことに
より打ち込みイオンを活性化してＮ型多結晶Si膜８とＰ
型多結晶Si膜９とを形成する。
これによりＮ型多結晶Si膜８とＮ型不純物領域２、また
Ｐ型多結晶Si膜９とＰ型不純物領域３とのコンタクトが
オーミックなものとなる（同図（ｃ））。
Ｐ型多結晶Si膜９とＰ型不純物領域３とのコンタクトが
オーミックなものとなる（同図（ｃ））。
（４）次に同図（ｄ）に示すように、CVD法によりSiO2
膜10を十分厚く形成する。
膜10を十分厚く形成する。
（５）その後、同図（ｅ）に示すようにSiO2膜10をエッ
チバックし、多結晶Si膜8,9の表面が現われたところで
エッチングを停止する。これによりコンタクトホール5,
6の凹部が完全に埋め込まれる。
チバックし、多結晶Si膜8,9の表面が現われたところで
エッチングを停止する。これによりコンタクトホール5,
6の凹部が完全に埋め込まれる。
（６）次にAl膜11を全面に形成した後に該Al膜11および
その下の多結晶Si膜8,9をパターニングして積層配線を
形成する（同図（ｆ））。
その下の多結晶Si膜8,9をパターニングして積層配線を
形成する（同図（ｆ））。
このように本発明の実施例によればコンタクトホールの
凹部はSiO2膜10によって埋め込まれているので、コンタ
クトホールの段差部におけるAl膜11の断線を防止するこ
とができる。またＮ型Si基板１とAl膜11は多結晶Si膜8,
9を介して接続されているのでスパイクが発生せず、従
ってショート不良を防止することができる。さらに多結
晶Si膜8,9はステップカバーレッジが良好であるから、
コンタクトホールの段差部において断線することはな
い。このためAl膜11は多結晶Si膜8,9を介してＮ型Si基
板１との確実なコンタクトが保証される。また配線はAl
膜11と多結晶Si膜8,9からなる積層配線構造となってい
るので配線抵抗を低くすることができるとともに、エレ
クロマイグレーションによりAl膜11が万一断線したとし
ても配線全線としては断線しないので、信頼性の向上を
図ることができる。
凹部はSiO2膜10によって埋め込まれているので、コンタ
クトホールの段差部におけるAl膜11の断線を防止するこ
とができる。またＮ型Si基板１とAl膜11は多結晶Si膜8,
9を介して接続されているのでスパイクが発生せず、従
ってショート不良を防止することができる。さらに多結
晶Si膜8,9はステップカバーレッジが良好であるから、
コンタクトホールの段差部において断線することはな
い。このためAl膜11は多結晶Si膜8,9を介してＮ型Si基
板１との確実なコンタクトが保証される。また配線はAl
膜11と多結晶Si膜8,9からなる積層配線構造となってい
るので配線抵抗を低くすることができるとともに、エレ
クロマイグレーションによりAl膜11が万一断線したとし
ても配線全線としては断線しないので、信頼性の向上を
図ることができる。
なお実施例ではコンタクトホールの凹部を埋め込む充填
材としてCVD法により形成されるSiO2膜10を用いたが、P
SG膜であってもよい。この場合はPSG膜を形成した後に
アニール処理を施すことによりPSG膜の一層の平坦化が
可能であるから、コンタクトホール部におけるエッチバ
ック後の平坦化も容易となる。
材としてCVD法により形成されるSiO2膜10を用いたが、P
SG膜であってもよい。この場合はPSG膜を形成した後に
アニール処理を施すことによりPSG膜の一層の平坦化が
可能であるから、コンタクトホール部におけるエッチバ
ック後の平坦化も容易となる。
また多結晶Si膜8,9の代わりにシリサイド膜（例えばWSi
2膜、MoSi2膜,TiSi2膜）を用いてもよい。このときは第
１図（ｃ）の工程を省略することができる。
2膜、MoSi2膜,TiSi2膜）を用いてもよい。このときは第
１図（ｃ）の工程を省略することができる。
第２図は本発明の別の実施例に係る半導体装置の製造工
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。
（１）第１図（ｃ）に示す工程の後、第２図（ａ）に示
すように薄いSiO2膜21（例えば膜厚200Å）を形成す
る。
すように薄いSiO2膜21（例えば膜厚200Å）を形成す
る。
（２）この後に第２図（ｂ）に示すようにノンドープの
多結晶Si膜22を厚く形成する。
多結晶Si膜22を厚く形成する。
（３）次いで第２図（ｃ）に示すように、多結晶Si膜22
をエッチバックする。このときSiO2膜21は多結晶Si膜22
のエッチングのストップエンドとなるのでエッチングの
制御が容易となる。
をエッチバックする。このときSiO2膜21は多結晶Si膜22
のエッチングのストップエンドとなるのでエッチングの
制御が容易となる。
（４）次に第２図（ｄ）に示すように、SiO2膜21を除去
した後にAl膜23を全面に形成し、さらにAl膜23および多
結晶Si膜8,9をパターニングすることにより積層構造の
配線が形成される。
した後にAl膜23を全面に形成し、さらにAl膜23および多
結晶Si膜8,9をパターニングすることにより積層構造の
配線が形成される。
この半導体装置も第１図の実施例に係る半導体装置と同
様の効果を得ることができる。
様の効果を得ることができる。
なお多結晶Si膜22の代わりに非晶質Si膜であってもよ
い。この場合、非晶質Si膜の成長効率が多結晶Si膜のそ
れよりも高いので、工程時間が短くなる効果がある。
い。この場合、非晶質Si膜の成長効率が多結晶Si膜のそ
れよりも高いので、工程時間が短くなる効果がある。
以上説明したように、本発明によればコンタクトホール
の充填材として、ポリSiやシリサイド等のシリコン含有
導電膜と相互にエッチング可能な絶縁膜を使用すること
により、平坦化エッチバック工程で、積層配線を構成す
べきシリコン含有導電膜を選択的に残留させることがで
き、同時にコンタクトホールの充填を行うことができる
ので、工程を増やすことなく、平坦な積層配線を容易に
形成することができる。また、平坦な積層構造の配線に
よって、断線防止と配線抵抗の低減を同時に図ることが
できる。
の充填材として、ポリSiやシリサイド等のシリコン含有
導電膜と相互にエッチング可能な絶縁膜を使用すること
により、平坦化エッチバック工程で、積層配線を構成す
べきシリコン含有導電膜を選択的に残留させることがで
き、同時にコンタクトホールの充填を行うことができる
ので、工程を増やすことなく、平坦な積層配線を容易に
形成することができる。また、平坦な積層構造の配線に
よって、断線防止と配線抵抗の低減を同時に図ることが
できる。
第１図は本発明の実施例に係る半導体装置の製造工程を
説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第３図は従来例の半導体装置の断面図である。 （符号の説明） １……Ｎ型Si基板、 2,32……Ｎ型不純物領域、 ３……Ｐ型不純物領域、 4,10,21,33……SiO2膜、 5,6,35……コンタクトホール、 7,22……ノン型ドープ多結晶Si膜、 ８……Ｎ型多結晶Si膜（導電膜）、 ９……Ｐ型多結晶Si膜（導電膜）、 11,23,34……Al膜（金属膜）、 31……Ｐ型Si基板。
説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第３図は従来例の半導体装置の断面図である。 （符号の説明） １……Ｎ型Si基板、 2,32……Ｎ型不純物領域、 ３……Ｐ型不純物領域、 4,10,21,33……SiO2膜、 5,6,35……コンタクトホール、 7,22……ノン型ドープ多結晶Si膜、 ８……Ｎ型多結晶Si膜（導電膜）、 ９……Ｐ型多結晶Si膜（導電膜）、 11,23,34……Al膜（金属膜）、 31……Ｐ型Si基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 通有 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中野 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−183052（ＪＰ，Ａ) 特開 昭58−116751（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に該半導体基板に達するコン
タクトホールを有する第１の絶縁膜を被着形成する工程
と、 該第１の絶縁膜上および該コンタクトホール内に延在し
該コンタクトホール内の半導体基板に接触するようにシ
リコン含有導電膜を被着形成する工程と、 該シリコン含有導電膜上に接触する第２の絶縁膜を少な
くとも含む充填材を前記コンタクトホールの凹部を埋め
るように被着形成する工程と、 前記コンタクトホール外のシリコン含有導電膜が表出す
るに至るまで該充填材を除去して、コンタクトホール内
の充填材を平坦化する工程と、 しかる後、該シリコン含有導電膜上と該充填材上に延在
するように金属膜を被着形成する工程とを含み、 前記充填材を除去する工程は、第２の絶縁膜の除去速度
とシリコン含有導電膜の除去速度とが異なる条件下でエ
ッチングする工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124812A JPH07101689B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置の製造方法 |
| KR1019870004069A KR900003618B1 (ko) | 1986-05-30 | 1987-04-28 | 반도체장치 및 그 제조방법 |
| US07/049,917 US4833519A (en) | 1986-05-30 | 1987-05-15 | Semiconductor device with a wiring layer having good step coverage for contact holes |
| EP87107759A EP0249780B1 (en) | 1986-05-30 | 1987-05-27 | Semiconductor device with a wiring layer having a good step coverage at contact holes |
| DE8787107759T DE3772111D1 (de) | 1986-05-30 | 1987-05-27 | Halbleitervorrichtung mit leiterbahn, die gute kantenbekleidung zu den kontaktloechern besitzt. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124812A JPH07101689B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281449A JPS62281449A (ja) | 1987-12-07 |
| JPH07101689B2 true JPH07101689B2 (ja) | 1995-11-01 |
Family
ID=14894729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124812A Expired - Lifetime JPH07101689B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101689B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183052A (en) * | 1981-05-06 | 1982-11-11 | Seiko Epson Corp | Semiconductor |
| JPS58116751A (ja) * | 1981-12-30 | 1983-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-05-30 JP JP61124812A patent/JPH07101689B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281449A (ja) | 1987-12-07 |
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