JPS62281467A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62281467A JPS62281467A JP12481586A JP12481586A JPS62281467A JP S62281467 A JPS62281467 A JP S62281467A JP 12481586 A JP12481586 A JP 12481586A JP 12481586 A JP12481586 A JP 12481586A JP S62281467 A JPS62281467 A JP S62281467A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔ＪＩ要〕
本発明の半導体装置は、半導体基板表面に接触するよう
に絶縁膜のコンタクトホールの側壁および底部に形成さ
れた導電膜と、前記コンタクトホール内の導電膜上に形
成され、該コンタクトホールの凹部を埋める充填材と、
前記導電膜、充填材および絶縁膜の上に形成され、１彼
導電膜の端部に接続する配線用金属膜とを有することを
特徴とする。本発明によればコンタクトホールの四部は
充填物により埋め込まれているので、その上に形成され
る配線用金属膜の断線不良等を防１１：することが可１
駈となる６またコンタクトはカバーレッジの良好な導電
膜を介して行うのでコンタクトホールの段差部での断線
不良等も防止できる。
に絶縁膜のコンタクトホールの側壁および底部に形成さ
れた導電膜と、前記コンタクトホール内の導電膜上に形
成され、該コンタクトホールの凹部を埋める充填材と、
前記導電膜、充填材および絶縁膜の上に形成され、１彼
導電膜の端部に接続する配線用金属膜とを有することを
特徴とする。本発明によればコンタクトホールの四部は
充填物により埋め込まれているので、その上に形成され
る配線用金属膜の断線不良等を防１１：することが可１
駈となる６またコンタクトはカバーレッジの良好な導電
膜を介して行うのでコンタクトホールの段差部での断線
不良等も防止できる。
本発明は半導体装とに関するものであり、更に詳しく言
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。
第３図は従来例に係る絶縁膜のコンタクトホールにおけ
る配線の構造を示す断面図である。
る配線の構造を示す断面図である。
３１はＰ型Ｓ、基板、３２はＰ型Ｓｉ基板３１とに形成
されたＮ型不純物領域であり、３３は膜厚が約１ルｍの
ＳｉＯ２膜である。また３４は配線用のＡ２膜であり、
コンタクトホール３５を介り、てＮ型不純物領域３２に
接触している。
されたＮ型不純物領域であり、３３は膜厚が約１ルｍの
ＳｉＯ２膜である。また３４は配線用のＡ２膜であり、
コンタクトホール３５を介り、てＮ型不純物領域３２に
接触している。
〔発明が解決しようとする問題点〕
しかしＡ２膜、特にスパッタ技術により形成されるＡｎ
膜はステップカバーレンジが良くないため、コンタクト
ホールの段差部でＡｎ膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。
膜はステップカバーレンジが良くないため、コンタクト
ホールの段差部でＡｎ膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。
またＡ見１ｇＪ３４がＰｆｉＳ、基板３１のＮ型不純物
領域３２とコンタクトする部分においてＡｎと５１が共
晶して基板内にスパイクが発生し、これによりショート
不良を起こす場合がある。この場合ＡＩＷ２３４とＰ型
Ｓｉ基板３１との間に多結晶Ｓｉ膜（不図示）を形成し
てこれを防止する方法もあるが、この場合にもＡｎ膜３
４の段差部での断線不良を防止できないという問題があ
る。更にこの段差を解消するため、コンタクト窓を多結
晶Ｓｉ で完全に埋めて平坦化する試みが種々なされて
いるが、中央部に「霧」が残ったり、平坦化工程が難し
い等から、単に多結晶Ｓｉを埋め込む手法は殆ど実用さ
れていない。
領域３２とコンタクトする部分においてＡｎと５１が共
晶して基板内にスパイクが発生し、これによりショート
不良を起こす場合がある。この場合ＡＩＷ２３４とＰ型
Ｓｉ基板３１との間に多結晶Ｓｉ膜（不図示）を形成し
てこれを防止する方法もあるが、この場合にもＡｎ膜３
４の段差部での断線不良を防止できないという問題があ
る。更にこの段差を解消するため、コンタクト窓を多結
晶Ｓｉ で完全に埋めて平坦化する試みが種々なされて
いるが、中央部に「霧」が残ったり、平坦化工程が難し
い等から、単に多結晶Ｓｉを埋め込む手法は殆ど実用さ
れていない。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、配線としてのＡｎ膜の断線の防止とともに、Ａ
２膜と５１基板との確実な電気的接続を可能とする構造
を備えた半導体装置の提供を目的とする。
であり、配線としてのＡｎ膜の断線の防止とともに、Ａ
２膜と５１基板との確実な電気的接続を可能とする構造
を備えた半導体装置の提供を目的とする。
本発明は半導体基板表面に接触するように絶縁膜のコン
タクトホールの側壁および底部に形成された導電膜と、
前記コンタクトホール内の導電膜上に形成され、該コン
タクトホールの凹部を埋める充填材と、前記導電膜、充
填材および絶縁膜の上に形成され、該導電膜の端部に接
続する配線用金属膜とを有することを特徴とする。
タクトホールの側壁および底部に形成された導電膜と、
前記コンタクトホール内の導電膜上に形成され、該コン
タクトホールの凹部を埋める充填材と、前記導電膜、充
填材および絶縁膜の上に形成され、該導電膜の端部に接
続する配線用金属膜とを有することを特徴とする。
半導体基板とのコンタクトはステップカパーレ、ジの良
好な導′ｉｔ膜により行われるので、コンタクトホール
の段差部での断線を防止することができる。また半導体
基板と金属膜は直接コンタクトしないので、共晶による
スパイクの発生も防止することができる。さらにコンタ
クトホールの四部は充填材によって埋められて平坦化さ
れているので、この上および絶縁１浸玉に形成される配
線用の金ヱ膜の断線を防止することができる。
好な導′ｉｔ膜により行われるので、コンタクトホール
の段差部での断線を防止することができる。また半導体
基板と金属膜は直接コンタクトしないので、共晶による
スパイクの発生も防止することができる。さらにコンタ
クトホールの四部は充填材によって埋められて平坦化さ
れているので、この上および絶縁１浸玉に形成される配
線用の金ヱ膜の断線を防止することができる。
次に図を参照しながら本発明の実施例に係る半導体装置
の製造方法について説明する。第１図（ａ）〜（ｆ）は
本発明の実施例に係る半導体装置の各製造工程における
断面図である。
の製造方法について説明する。第１図（ａ）〜（ｆ）は
本発明の実施例に係る半導体装置の各製造工程における
断面図である。
（１）第１図（ａ）に示すように、通常の製造技術によ
りＮ５！Ｓｔ基板１上にＮ型不純物領域２およびＰ型不
純物領域３が形成されており、またＮ型Ｓ、基板ｌ上に
形成されたＳｉＯ２膜４にコンタクトホール５，６が形
成される。
りＮ５！Ｓｔ基板１上にＮ型不純物領域２およびＰ型不
純物領域３が形成されており、またＮ型Ｓ、基板ｌ上に
形成されたＳｉＯ２膜４にコンタクトホール５，６が形
成される。
（２）次にＣＶＤ法により、同図（ｂ）に示すように膜
厚が約２００ＯＡのノンドープの多結晶Ｓｉ膜７を形成
する。
厚が約２００ＯＡのノンドープの多結晶Ｓｉ膜７を形成
する。
（３）次いでコンタクトホール５の側に形成されている
多結晶Ｓｔ！ＩＩ！にはリンイオン（Ｐｏ）を、一方コ
ンタクトホール６の側に形成されている多結晶Ｓｉ膜に
はポロンイオン（Ｂｏ）を打ち込み、その後アニーリン
グを行うことにより打ち込みイオンを活性化してＮ型多
結晶Ｓｉ膜８とＰ型多結晶Ｓ、［９とを形成する。
多結晶Ｓｔ！ＩＩ！にはリンイオン（Ｐｏ）を、一方コ
ンタクトホール６の側に形成されている多結晶Ｓｉ膜に
はポロンイオン（Ｂｏ）を打ち込み、その後アニーリン
グを行うことにより打ち込みイオンを活性化してＮ型多
結晶Ｓｉ膜８とＰ型多結晶Ｓ、［９とを形成する。
これによりＮ型多結晶ＳＩ膜８とＮ型不純物領域２、ま
たＰ型多結晶ＳＩ膜９とＰ型不純物領域３とのコンタク
トがオーミックなものとなる（同図（ｃ） ） 。
たＰ型多結晶ＳＩ膜９とＰ型不純物領域３とのコンタク
トがオーミックなものとなる（同図（ｃ） ） 。
（４）次に同図（ｄ）に示すように、ＣＶＤ法によりＳ
ｉＯ２膜１０を十分厚く形成する。
ｉＯ２膜１０を十分厚く形成する。
（５）その後、同図（ｅ）に示すようにＳｉＯ２！！Ｊ
１０をエッチバックし、多結晶ＳＩ膜８．９が現われた
ところでエツチングを停止する。このとき図のように５
ｉ０２膜１０を多少オーバーエッチすれば、後に形成す
るＡＭ膜１１と多結晶Ｓｉ膜８゜９の端部とのコンタク
トが確実となる。
１０をエッチバックし、多結晶ＳＩ膜８．９が現われた
ところでエツチングを停止する。このとき図のように５
ｉ０２膜１０を多少オーバーエッチすれば、後に形成す
るＡＭ膜１１と多結晶Ｓｉ膜８゜９の端部とのコンタク
トが確実となる。
（６）次にＳｉＯ２膜４４：の多結晶Ｓｉ膜８，９を除
去した後に、Ａ文膜１１を形成する１次いでＡ２膜１１
をパターニングして配線を形成する（同図（ｆ））。
去した後に、Ａ文膜１１を形成する１次いでＡ２膜１１
をパターニングして配線を形成する（同図（ｆ））。
このように本発明の実施例によればコンタクトホールの
凹部はＳｉＯ２膜１０によって埋め込まれているので、
コンタクトホールの段差部におけるＡ２膜１１の断線を
防止することができる。またＮ５！Ｓｉ基板１とＡ２膜
１１は多結晶Ｓｉ膜８゜９を介して接続されているので
スパイクが発生せず、従ってショート不良を防止するこ
とができる。さらに多結晶Ｓｉ膜８．９はステップカバ
ーレッジが良好であるから、コンタクトホールの段差部
において断線することはない、このためＡｌ膜１１は多
結晶Ｓｉ膜８，９を介してＮｆｉＳ、基板１の不純物償
域２．３との確実なコンタクトが保証される。
凹部はＳｉＯ２膜１０によって埋め込まれているので、
コンタクトホールの段差部におけるＡ２膜１１の断線を
防止することができる。またＮ５！Ｓｉ基板１とＡ２膜
１１は多結晶Ｓｉ膜８゜９を介して接続されているので
スパイクが発生せず、従ってショート不良を防止するこ
とができる。さらに多結晶Ｓｉ膜８．９はステップカバ
ーレッジが良好であるから、コンタクトホールの段差部
において断線することはない、このためＡｌ膜１１は多
結晶Ｓｉ膜８，９を介してＮｆｉＳ、基板１の不純物償
域２．３との確実なコンタクトが保証される。
なお実施例ではコンタクトホールの凹部を埋め込む充填
材としてＣＶＤ法により形成される５ｔＯｌ！Ｑ ｌ
Ｏを用いたが、ＰＳＧ膜であってもよい、この場合はＰ
ＳＧＭを形成した後にアニール処理を施すことによりＰ
ＳＧ膜の一層の平坦化が可能であるから、コンタクトホ
ール部におけるエッチバック後の平坦化も容易となる。
材としてＣＶＤ法により形成される５ｔＯｌ！Ｑ ｌ
Ｏを用いたが、ＰＳＧ膜であってもよい、この場合はＰ
ＳＧＭを形成した後にアニール処理を施すことによりＰ
ＳＧ膜の一層の平坦化が可能であるから、コンタクトホ
ール部におけるエッチバック後の平坦化も容易となる。
また導電膜として多結晶ＳＩ膜８．９の代わりにシリサ
イド膜（例えば−３＋２膜、舅０８１２膜。
イド膜（例えば−３＋２膜、舅０８１２膜。
τ１Ｓｉ２膜）を用いてもよい、このときは第１図（Ｃ
）の工程を省略することができる。
）の工程を省略することができる。
第２図は本発明の別の実施例に係る半導体装置の製造工
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。
程を示す図である。なお第１図の製造工程と共通する工
程については説明を省略する。
（１）第１図（ｃ）に示す工程の後、第２図（ａ）に示
すように薄いＳ＋Ｃｈｆｆｉ ２１ （例えば膜厚２０
０Ａ）を形成する。
すように薄いＳ＋Ｃｈｆｆｉ ２１ （例えば膜厚２０
０Ａ）を形成する。
（２）この後に第２図（ｂ）に示すようにノンドープの
多結晶Ｓｉ膜２２を厚く形成する。
多結晶Ｓｉ膜２２を厚く形成する。
（３）次いで第２図（Ｃ）に示すように、多結晶Ｓｉ膜
２２をエッチバックする。このときＳ、０２膜２１は多
結晶Ｓｉ膜２２のエツチングのス）−／プエンドとなる
ので、エツチングの制御が容易となる。
２２をエッチバックする。このときＳ、０２膜２１は多
結晶Ｓｉ膜２２のエツチングのス）−／プエンドとなる
ので、エツチングの制御が容易となる。
（４）次に第２図（ｄ）に示すように、５ｉＯｚ膜２１
および多結晶Ｓｉ Ｗ２Ｂ、９を除去した後にＡ２膜２
３を全面に形成し、さらにＡ文数？３および多結晶ｓ
１ｍ ｓ、９をパターニングすることにより積層構造の
配線が形成される。
および多結晶Ｓｉ Ｗ２Ｂ、９を除去した後にＡ２膜２
３を全面に形成し、さらにＡ文数？３および多結晶ｓ
１ｍ ｓ、９をパターニングすることにより積層構造の
配線が形成される。
この半導体装置も第１図の実施例に係る半導体装置と同
様の効果を得ることができる。
様の効果を得ることができる。
なお充填材として多結晶５ｉｌ１５！２２の代わりに非
晶ｎ５ｉＷ２を用いてもよい、この場合、非晶質Ｓ、膜
の成長効率が多結晶Ｓｉ膜のそれよりも高いので、工程
時間が短くなる効果がある。
晶ｎ５ｉＷ２を用いてもよい、この場合、非晶質Ｓ、膜
の成長効率が多結晶Ｓｉ膜のそれよりも高いので、工程
時間が短くなる効果がある。
以上説明したように、本発明によればコンタクトホール
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好な導電膜を介して行
うので、確実なコンタクトが保証される。
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好な導電膜を介して行
うので、確実なコンタクトが保証される。
第１図は本発明の実施例に係る半導体装置の製造工程を
説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第３図は従来例の半導体装置の断面図である。 （符号の説明） ■・・・Ｎ型Ｓｉ基板、 ２．３２・・・Ｎ！１不純物領域、 ３・・・Ｐ型不純物領域。 ４．１０，２１．３３・・・ＳｉＯ２膜。 ５．６．３５・・・コンタクトホール、７．２２・・−
／ンドープ多結晶Ｓ＋ 膜、８・・・Ｎ型多結晶Ｓｉ膜
（導電膜）、９・・・Ｐ型多結晶Ｓｉ膜（導電膜）、１
１ 、２３ 、３４・・・ＡＭ膜（金属膜）、３１・・
・Ｐ型Ｓ皇基板。 、−１−１ 代理人 弁理士 井桁 貞−パ ・、−了゛７・ ＜ｄ、＋ （ｅｌ 第 １ 図（ぞの２） （α） 本主朗、ｌｔ宛例Ｂ 第２図（て／ｌ１） （ｄ、） 本府闘い室先例図 第２図（セ２） 多）Ｎミイ１４グ（衣乞ａ月 習 第３図
説明する断面図、 第２図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第３図は従来例の半導体装置の断面図である。 （符号の説明） ■・・・Ｎ型Ｓｉ基板、 ２．３２・・・Ｎ！１不純物領域、 ３・・・Ｐ型不純物領域。 ４．１０，２１．３３・・・ＳｉＯ２膜。 ５．６．３５・・・コンタクトホール、７．２２・・−
／ンドープ多結晶Ｓ＋ 膜、８・・・Ｎ型多結晶Ｓｉ膜
（導電膜）、９・・・Ｐ型多結晶Ｓｉ膜（導電膜）、１
１ 、２３ 、３４・・・ＡＭ膜（金属膜）、３１・・
・Ｐ型Ｓ皇基板。 、−１−１ 代理人 弁理士 井桁 貞−パ ・、−了゛７・ ＜ｄ、＋ （ｅｌ 第 １ 図（ぞの２） （α） 本主朗、ｌｔ宛例Ｂ 第２図（て／ｌ１） （ｄ、） 本府闘い室先例図 第２図（セ２） 多）Ｎミイ１４グ（衣乞ａ月 習 第３図
Claims (5)
- （１）半導体基板表面に接触するように絶縁膜のコンタ
クトホールの側壁および底部に形成された導電膜と、 前記コンタクトホール内の導電膜上に形成され、該コン
タクトホールの凹部を埋める充填材と、 前記導電膜、充填材および絶縁膜の上に形成され、該導
電膜の端部に接続する配線用金属膜とを有することを特
徴とする半導体装置。 - （２）前記導電膜は不純物ドープの多結晶Ｓｉ膜又はシ
リサイド膜であることを特徴とする特許請求の範囲第１
項に記載の半導体装置。 - （３）前記充填材はＳｉＯ＿２膜又はＰＳＧ膜からなる
ことを特徴とする特許請求の範囲第１項又は第２項に記
載の半導体装置。 - （４）前記充填材はＳｉＯ＿２膜と該ＳｉＯ＿２膜の上
に形成された多結晶Ｓｉ膜又はＳｉＯ＿２膜と該ＳｉＯ
＿２膜の上に形成された非晶質Ｓｉ膜からなることを特
徴とする特許請求の範囲第１項に又は第２項に記載の半
導体装置。 - （５）前記配線用金属膜はＡｌ膜であることを特徴とす
る特許請求の範囲１項〜第４項のいずれかに記載の半導
体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12481586A JPS62281467A (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
| KR1019870004069A KR900003618B1 (ko) | 1986-05-30 | 1987-04-28 | 반도체장치 및 그 제조방법 |
| US07/049,917 US4833519A (en) | 1986-05-30 | 1987-05-15 | Semiconductor device with a wiring layer having good step coverage for contact holes |
| EP87107759A EP0249780B1 (en) | 1986-05-30 | 1987-05-27 | Semiconductor device with a wiring layer having a good step coverage at contact holes |
| DE8787107759T DE3772111D1 (de) | 1986-05-30 | 1987-05-27 | Halbleitervorrichtung mit leiterbahn, die gute kantenbekleidung zu den kontaktloechern besitzt. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12481586A JPS62281467A (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281467A true JPS62281467A (ja) | 1987-12-07 |
Family
ID=14894799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12481586A Pending JPS62281467A (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281467A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211949A (ja) * | 1988-02-19 | 1989-08-25 | Toshiba Corp | 半導体集積回路の配線構造 |
| JP2007201042A (ja) * | 2006-01-25 | 2007-08-09 | Seiko Epson Corp | 半導体装置 |
| CN102299177A (zh) * | 2010-06-22 | 2011-12-28 | 中国科学院微电子研究所 | 一种接触的制造方法以及具有该接触的半导体器件 |
| JP2015185792A (ja) * | 2014-03-26 | 2015-10-22 | セイコーエプソン株式会社 | 配線構造及びその製造方法 |
-
1986
- 1986-05-30 JP JP12481586A patent/JPS62281467A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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