JP2015185792A - 配線構造及びその製造方法 - Google Patents
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Abstract
Description
まず、図5(A)に示すように、通常ビア部101及び貫通ビア部102を有するSi
基板100上に第1の層間絶縁層103を形成する。なお、Si基板100にはトランジ
スター(図示せず)及び素子分離膜(図示せず)が形成されている。
成する。この後、コンタクトホール103a内及び第1の層間絶縁層103上にW膜を成
膜し、第1の層間絶縁層103上に存在するW膜をCMP(Chemical Mechanical Polish
ing)により除去する。これにより、コンタクトホール103a内にWプラグ104が埋
め込まれる。次に、Wプラグ104及び第1の層間絶縁層103上に第1の配線105を
形成する。次いで、第1の配線105及び第1の層間絶縁層103上に第2の層間絶縁層
106を形成する。
るビアホール106aを形成する。この後、ビアホール106a内及び第2の層間絶縁層
106上にW膜を成膜し、第2の層間絶縁層106上に存在するW膜をCMPにより除去
する。これにより、ビアホール106a内にWプラグ107が埋め込まれる。次に、Wプ
ラグ107及び第2の層間絶縁層106上に第2の配線108を形成する。次いで、第2
の配線108及び第2の層間絶縁層106上に第3の層間絶縁層109を形成する。
によりレジスト膜110を形成し、レジスト膜110をマスクとしてエッチングすること
により、通常ビア部101の第3の層間絶縁層109に、第2の配線108上に位置する
ビアホール109aを形成する。
絶縁層109上にフォトリソグラフィ技術によりレジスト膜111を形成し、レジスト膜
111をマスクとしてエッチングすることにより、貫通ビア部102の第1〜第3の層間
絶縁層103.106,109に貫通ビアホール109bを形成する。なお、貫通ビア部
102の貫通ビアホール109bの深さは通常ビア部101のビアホール109aの深さ
より4倍程度深くなるため、レジスト膜111の膜厚をレジスト膜110の膜厚より4倍
程度厚くし、貫通ビア部102の貫通ビアホール109bの穴径を通常ビア部101のビ
アホール109aの穴径より4倍程度大きくする。このようにすることで、貫通ビアホー
ル109bのアスペクト比をビアホール109aのアスペクト比と同程度にすることがで
きる。
09b内及び第3の層間絶縁層109上にW膜116を成膜する。次いで、図7(A)に
示すように、第3の層間絶縁層109上に存在するW膜116をCMPにより除去する。
これにより、ビアホール109a内にW膜116からなるWプラグ112が埋め込まれ、
貫通ビアホール109b内にW膜116からなるWプラグ113が埋め込まれる。
埋め込み、ビアホール106a内にW膜を成膜してWプラグ107を埋め込み、ビアホー
ル109a,109b内にW膜を成膜してWプラグ112,113を埋め込んでいるが、
W膜の下または上にTiN膜とTi膜の積層膜などのバリア膜を成膜してWプラグ104
,107,112,113の下または上にバリア膜を形成してもよい。
3の配線114を形成するとともにWプラグ113及び第3の層間絶縁層109上に第4
の配線115を形成する。
ビアホール109bの穴径を大きくすることが必要となり、それに伴い貫通ビアホール1
09b内に埋め込まれるW膜の膜厚を厚く成膜することが必要となる。そのため、その膜
厚の厚いW膜を除去するためのCMPの処理時間も増加させることになる。そして、貫通
ビア部102の貫通ビアホール109bの穴径が大きいことから、図7(A)に示すよう
にWプラグ113の上面が第3の層間絶縁層109の上面より削られるという所謂ディッ
シングが発生し、そのディッシングによる大きな段差が発生する。その結果、そのWプラ
グ113上に配線を形成する工程で配線のパターニングが正常に行われず、配線の信頼性
が低下することがある。
の製造方法に関連している。
形成された、前記第1の導電層上に位置する第1の接続孔と、前記第1の接続孔の底面及
び内側面に形成された第2の導電層と、前記第1の接続孔内で且つ前記第2の導電層の内
側に埋め込まれた第2の絶縁層と、前記第2の導電層上及び前記第2の絶縁層上に形成さ
れた第1の配線と、を具備することを特徴とする配線構造である。
を含む)及び配線を含む意味である。また、第1の絶縁層は、単層の絶縁層の他に、複数
の絶縁層が積層されたものを含む意味である。
く成膜しなくてもよいため、ディッシングの発生を抑制しつつ十分に平坦化することがで
きる。従って、配線の信頼性が低下することを抑制できる。
縁層を有し、前記第3の絶縁層上に第2の配線が形成されており、前記第2の配線上及び
前記第3の絶縁層上に前記第4の絶縁層が形成されており、前記第4の絶縁層に、前記第
2の配線上に位置する第2の接続孔が形成されており、前記第2の接続孔内に導電体が埋
め込まれており、前記導電体上に第3の配線が形成されている。
に導電体を埋め込むとともに、第3及び第4の絶縁層を貫通する第1の接続孔を形成して
も、第1の接続孔内に埋め込まれる第2の導電層の厚さを厚く成膜しなくてもよいため、
ディッシングの発生を抑制しつつ十分に平坦化することができる。従って、配線の信頼性
が低下することを抑制できる。
配線それぞれは、Al−Cu合金層を含み、前記導電体はWプラグである。
、平坦化が容易となる。
記第1の導電層上に位置する第1の接続孔を形成し、前記第1の接続孔の底面、内側面及
び前記第1の絶縁層上に第2の導電層を形成し、前記第2の導電層上に前記第2の絶縁層
を形成するとともに前記第1の接続孔内に前記第2の絶縁層を埋め込み、前記第2の導電
層上に存在する前記第2の絶縁層をCMPまたはエッチバックにより除去しつつ前記第1
の接続孔内に埋め込まれた前記第2の絶縁層を残し、前記第1の絶縁層上に存在する前記
第2の導電層をCMPまたはエッチバックにより除去しつつ前記第1の接続孔の底面及び
内側面に位置する前記第2の導電層を残し、前記第2の導電層上及び前記第1の接続孔内
に埋め込まれた前記第2の絶縁層上に第1の配線を形成することを特徴とする配線構造の
製造方法である。
く成膜しなくてもよいため、第2の導電層にCMPを行ってもディッシングの発生を抑制
しつつ十分に平坦化することができる。従って、配線の信頼性が低下することを抑制でき
る。
を有し、前記第1の導電層上に第1の絶縁層を形成することは、前記第3の絶縁層上に第
2の配線を形成し、前記第2の配線上及び前記第3の絶縁層上に前記第4の絶縁層を形成
することを含み、前記第1の絶縁層を形成した後で、且つ前記第1の接続孔を形成する前
に、または前記第1の接続孔を形成した後で、且つ前記第2の導電層を形成する前に、前
記第4の絶縁層に、前記第2の配線上に位置する第2の接続孔を形成し、前記第2の導電
層を形成する際に、前記第2の接続孔内に前記第2の導電層を埋め込み、前記第2の導電
層をCMPまたはエッチバックにより除去する際に、前記第2の接続孔内に埋め込まれた
前記第2の導電層を残し、前記第1の配線を形成する際に、前記第2の接続孔内に埋め込
まれた前記第2の導電層上に第3の配線を形成する。
に導電体を埋め込み、第3及び第4の絶縁層を貫通する第1の接続孔を形成しても、第1
の接続孔内に埋め込まれる第2の導電層の厚さを厚く成膜しなくてもよいため、ディッシ
ングの発生を抑制しつつ十分に平坦化することができる。従って、配線の信頼性が低下す
ることを抑制できる。
それぞれは、Al−Cu合金配線を含み、前記導電体はWプラグである。
2の絶縁層をCMPまたはエッチバックすることが容易となる。
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
る。
基板100上に第1の層間絶縁層103をCVD(Chemical Vapor Deposition)法によ
り形成する。なお、Si基板100にはトランジスター(図示せず)及び素子分離膜(図
示せず)が形成されている。また、通常ビア部101とは単層の絶縁層に接続孔を形成す
る領域を意味し、貫通ビア部102とは複数層の絶縁層を貫通する接続孔を形成する領域
を意味する。貫通ビア部102に形成される接続孔の深さは、通常ビア部101に形成さ
れる接続孔の深さより深い。接続孔はコンタクトホール及びビアホールを含む。
層間絶縁層103にコンタクトホール103aを形成する。このコンタクトホール103
aはトランジスターのゲート拡散層またはドレイン拡散層またはゲート電極上に位置する
。この後、コンタクトホール103a内及び第1の層間絶縁層103上にW膜を成膜し、
第1の層間絶縁層103上に存在するW膜をCMPまたはエッチバックにより除去する。
これにより、コンタクトホール103a内にWプラグ104が埋め込まれる。
次いで、フォトリソグラフィ技術及びエッチング技術によりAl−Cu合金層をパターニ
ングすることで、Wプラグ104及び第1の層間絶縁層103上にAl−Cu合金層から
なる第1の配線105を形成する。次いで、第1の配線105及び第1の層間絶縁層10
3上に第2の層間絶縁層106をCVD法により形成する。
層間絶縁層106に、第1の配線105上に位置するビアホール106aを形成する。こ
の後、ビアホール106a内及び第2の層間絶縁層106上にW膜を成膜し、第2の層間
絶縁層106上に存在するW膜をCMPまたはエッチバックにより除去する。これにより
、ビアホール106a内にWプラグ107が埋め込まれる。
次いで、フォトリソグラフィ技術及びエッチング技術によりAl−Cu合金層をパターニ
ングすることで、Wプラグ107及び第2の層間絶縁層106上にAl−Cu合金層から
なる第2の配線108を形成する。次いで、第2の配線108及び第2の層間絶縁層10
6上に第3の層間絶縁層109をCVD法により形成する。
によりレジスト膜120を形成し、レジスト膜120をマスクとしてエッチングすること
により、通常ビア部101の第3の層間絶縁層109に、第2の配線108上に位置する
ビアホール119aを形成する。
絶縁層109上にフォトリソグラフィ技術によりレジスト膜121を形成し、レジスト膜
121をマスクとしてエッチングすることにより、貫通ビア部102の第1〜第3の層間
絶縁層103.106,109に貫通ビアホール119bを形成する。なお、貫通ビア部
102の貫通ビアホール119bの深さは通常ビア部101のビアホール119aの深さ
より4倍程度深くなるため、レジスト膜121の膜厚をレジスト膜120の膜厚より4倍
程度厚くし、貫通ビア部102の貫通ビアホール119bの穴径を通常ビア部101のビ
アホール119aの穴径より4倍程度大きくする。このようにすることで、貫通ビアホー
ル119bのアスペクト比をビアホール119aのアスペクト比と同程度にすることがで
きる。
19a,119b内及び第3の層間絶縁層109上にW膜122を成膜する。詳細には、
ビアホール119a内にW膜122を埋め込み、貫通ビアホール119bの底面、内側面
及び第3の層間絶縁層109上にW膜122を成膜する。このW膜122の膜厚は、通常
ビア部101のビアホール119a内にはW膜122が完全に埋め込まれる程度の厚さと
する。そのため、貫通ビア部102の貫通ビアホール119b内にはW膜122が完全に
埋め込まれず、貫通ビアホール119bの底面及び内側面にW膜122が成膜されること
になり、貫通ビアホール119b内には穴(溝)119cが残った状態となる。
ass)層123を形成するとともに貫通ビアホール119b内(即ち穴119c内)にS
OG層123を埋め込む。
たはエッチバックにより除去しつつ貫通ビアホール119b内(即ち穴119c内)に埋
め込まれたSOG層123を残す。
MPまたはエッチバックにより除去しつつ貫通ビアホール119bの底面及び内側面に位
置するW膜122を残し、ビアホール119a内に埋め込まれたW膜122を残す。これ
により、ビアホール119a内にW膜122からなるWプラグ124が埋め込まれ、貫通
ビアホール119bの底面及び内側面にW膜122が埋め込まれる。このときのCMPで
は、従来例のようにW膜を厚く形成していないため、従来例に比べて研磨量を少なくでき
る。
坦化してもよい。また、貫通ビアホール119bは、Si基板100の表面に形成された
不純物拡散層上、トランジスターのゲート拡散層上、ドレイン拡散層上またはゲート電極
上に位置するとよい。
を埋め込み、ビアホール106a内にW膜を成膜してWプラグ107を埋め込み、ビアホ
ール119a,119b内にW膜122を成膜してWプラグ124及びW膜122を埋め
込んでいるが、これに限定されるものではない。W膜の下または上にTiN膜とTi膜の
積層膜などのバリア膜を成膜してWプラグ104,107,124及び貫通ビアホール1
19b内のW膜122それぞれの下または上にバリア膜を形成してもよい。
上にAl−Cu合金層を成膜する。次いで、フォトリソグラフィ技術及びエッチング技術
によりAl−Cu合金層をパターニングすることで、図4(B)に示すように、Wプラグ
124及び第3の層間絶縁層109上にAl−Cu合金層からなる第3の配線125を形
成するとともに、貫通ビアホール119b内のW膜122、SOG層123及び第3の層
間絶縁層109の上にAl−Cu合金層からなる第4の配線126を形成する。
101のビアホール119aの穴径より大きくても、貫通ビアホール119b内に埋め込
まれるW膜122の膜厚を厚く成膜しないため、従来例のようなディッシングの発生を抑
制しつつ十分に平坦化することができる。従って、貫通ビア部102の貫通ビアホール1
19b内に埋め込まれたW膜122上に配線を形成する工程で配線のパターニングを正常
に行うことができる。その結果、配線の信頼性を向上させることができる。
平坦化できる構造であるため、この第3の層間絶縁膜109の貫通ビアホール119b上
にさらに単数または複数の層間絶縁膜を形成し、その層間絶縁膜にビアホールまたは貫通
ビアホールを形成することも可能である。
109に貫通ビアホール119bを形成しているが、これに限定されるものではない。2
層または4層以上の層間絶縁膜に貫通ビアホールを形成してもよいし、Si基板の上方に
形成された配線上の複数の層間絶縁膜に貫通ビアホールを形成してもよいし、例えば10
層の配線層を有する半導体装置において9層目の配線層から3層目の配線層へ貫通ビアホ
ールを形成してもよいし、また層間絶縁膜の膜厚が厚ければ1層の層間絶縁膜に貫通ビア
ホールを形成してもよい。
るが、これに限定されるものではなく、図2(A)に示す工程の後に図1(B)に示す工
程を行ってもよい。
に特定のB(以下「B」という)を形成する(Bが位置する)というとき、Aの上(また
は下)に直接Bを形成する(Bが位置する)場合に限定されない。Aの上(または下)に
本発明の作用効果を阻害しない範囲で、他のものを介してBを形成する(Bが位置する)
場合も含む。
絶縁膜103,106,109を第1の絶縁層と読み替え、貫通ビアホール119bを第
1の接続孔と読み替え、W膜122を第2の導電層と読み替え、SOG層123を第2の
絶縁層と読み替え、第4の配線126を第1の配線と読み替えてもよい。この場合、第1
の導電層にバンプ電極を用い、第2の導電層を、半導体チップの内部を垂直に貫通するS
i貫通電極(TSV;through−silicon via)として用いてもよい。また、本実施形態で
は、第2の層間絶縁膜106を第3の絶縁層と読み替え、第3の層間絶縁膜109を第4
の絶縁層と読み替え、第2の配線108を第2の配線と読み替え、ビアホール119aを
第2の接続孔と読み替え、Wプラグ124を導電体と読み替え、第3の配線125を第3
の配線と読み替えてもよい。
間絶縁膜、103a…コンタクトホール、104…Wプラグ、105…第1の配線、10
6…第2の層間絶縁膜、106a…ビアホール、107…Wプラグ、108…第2の配線
、109…第3の層間絶縁膜、109a…ビアホール、109b…貫通ビアホール、11
0,111…レジスト膜、112,113…Wプラグ、114…第3の配線、115…第
4の配線、116…W膜、119a…ビアホール、119b…貫通ビアホール、120,
121…レジスト膜、122…W膜、123…SOG膜、124…Wプラグ、125…第
3の配線、126…第4の配線。
Claims (8)
- 第1の導電層上に形成された第1の絶縁層と、
前記第1の絶縁層に形成された、前記第1の導電層上に位置する第1の接続孔と、
前記第1の接続孔の底面及び内側面に形成された第2の導電層と、
前記第1の接続孔内で且つ前記第2の導電層の内側に埋め込まれた第2の絶縁層と、
前記第2の導電層上及び前記第2の絶縁層上に形成された第1の配線と、
を具備することを特徴とする配線構造。 - 請求項1において、
前記第1の絶縁層は、第3の絶縁層及び第4の絶縁層を有し、
前記第3の絶縁層上に第2の配線が形成されており、
前記第2の配線上及び前記第3の絶縁層上に前記第4の絶縁層が形成されており、
前記第4の絶縁層に、前記第2の配線上に位置する第2の接続孔が形成されており、
前記第2の接続孔内に導電体が埋め込まれており、
前記導電体上に第3の配線が形成されていることを特徴とする配線構造。 - 請求項2において、
前記第1の配線、前記第2の配線及び前記第3の配線それぞれは、Al−Cu合金層を
含み、
前記導電体はWプラグであることを特徴とする配線構造。 - 請求項1乃至3のいずれか一項において、
前記第2の絶縁層はSOG層であることを特徴とする配線構造。 - 第1の導電層上に第1の絶縁層を形成し、
前記第1の絶縁層に、前記第1の導電層上に位置する第1の接続孔を形成し、
前記第1の接続孔の底面、内側面及び前記第1の絶縁層上に第2の導電層を形成し、
前記第2の導電層上に前記第2の絶縁層を形成するとともに前記第1の接続孔内に前記
第2の絶縁層を埋め込み、
前記第2の導電層上に存在する前記第2の絶縁層をCMPまたはエッチバックにより除
去しつつ前記第1の接続孔内に埋め込まれた前記第2の絶縁層を残し、
前記第1の絶縁層上に存在する前記第2の導電層をCMPまたはエッチバックにより除
去しつつ前記第1の接続孔の底面及び内側面に位置する前記第2の導電層を残し、
前記第2の導電層上及び前記第1の接続孔内に埋め込まれた前記第2の絶縁層上に第1
の配線を形成することを特徴とする配線構造の製造方法。 - 請求項5において、
前記第1の絶縁層は、第3の絶縁層及び第4の絶縁層を有し、
前記第1の導電層上に第1の絶縁層を形成することは、前記第3の絶縁層上に第2の配
線を形成し、前記第2の配線上及び前記第3の絶縁層上に前記第4の絶縁層を形成するこ
とを含み、
前記第1の絶縁層を形成した後で、且つ前記第1の接続孔を形成する前に、または前記
第1の接続孔を形成した後で、且つ前記第2の導電層を形成する前に、前記第4の絶縁層
に、前記第2の配線上に位置する第2の接続孔を形成し、
前記第2の導電層を形成する際に、前記第2の接続孔内に前記第2の導電層を埋め込み
、
前記第2の導電層をCMPまたはエッチバックにより除去する際に、前記第2の接続孔
内に埋め込まれた前記第2の導電層を残し、
前記第1の配線を形成する際に、前記第2の接続孔内に埋め込まれた前記第2の導電層
上に第3の配線を形成することを特徴とする配線構造の製造方法。 - 請求項6において、
前記第1の配線、前記第2の配線及び前記第3の配線それぞれは、Al−Cu合金配線
を含み、
前記導電体はWプラグであることを特徴とする配線構造の製造方法。 - 請求項5乃至7のいずれか一項において、
前記第2の絶縁層はSOG層であることを特徴とする配線構造の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022069384A (ja) * | 2020-10-23 | 2022-05-11 | ワイスプライ,アイエヌシー. | 電気的相互接続構造、電子装置及びその作製方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62281467A (ja) * | 1986-05-30 | 1987-12-07 | Fujitsu Ltd | 半導体装置 |
JPH0234957A (ja) * | 1988-07-25 | 1990-02-05 | Matsushita Electron Corp | 半導体装置の製造方法 |
JPH03166729A (ja) * | 1989-11-27 | 1991-07-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
JPH03203325A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | 半導体装置の製造方法 |
JPH06333872A (ja) * | 1993-05-25 | 1994-12-02 | Nec Corp | 半導体装置およびその製造方法 |
JPH10125865A (ja) * | 1996-10-15 | 1998-05-15 | Fujitsu Ltd | 半導体装置、半導体記憶装置、およびその製造方法 |
US6815705B2 (en) * | 1999-03-25 | 2004-11-09 | Ovonyx, Inc. | Electrically programmable memory element with raised pore |
WO2007102214A1 (ja) * | 2006-03-08 | 2007-09-13 | Fujitsu Limited | 半導体装置及びその製造方法 |
JP2012227328A (ja) * | 2011-04-19 | 2012-11-15 | Sony Corp | 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器 |
-
2014
- 2014-03-26 JP JP2014063227A patent/JP2015185792A/ja not_active Withdrawn
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62281467A (ja) * | 1986-05-30 | 1987-12-07 | Fujitsu Ltd | 半導体装置 |
JPH0234957A (ja) * | 1988-07-25 | 1990-02-05 | Matsushita Electron Corp | 半導体装置の製造方法 |
JPH03166729A (ja) * | 1989-11-27 | 1991-07-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
JPH03203325A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | 半導体装置の製造方法 |
JPH06333872A (ja) * | 1993-05-25 | 1994-12-02 | Nec Corp | 半導体装置およびその製造方法 |
JPH10125865A (ja) * | 1996-10-15 | 1998-05-15 | Fujitsu Ltd | 半導体装置、半導体記憶装置、およびその製造方法 |
US6815705B2 (en) * | 1999-03-25 | 2004-11-09 | Ovonyx, Inc. | Electrically programmable memory element with raised pore |
WO2007102214A1 (ja) * | 2006-03-08 | 2007-09-13 | Fujitsu Limited | 半導体装置及びその製造方法 |
JP2012227328A (ja) * | 2011-04-19 | 2012-11-15 | Sony Corp | 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022069384A (ja) * | 2020-10-23 | 2022-05-11 | ワイスプライ,アイエヌシー. | 電気的相互接続構造、電子装置及びその作製方法 |
JP7266643B2 (ja) | 2020-10-23 | 2023-04-28 | エーエーシー テクノロジーズ ピーティーイー リミテッド | 電気的相互接続構造、電子装置及びその作製方法 |
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