JP2012054342A

JP2012054342A - 半導体装置およびその製造方法

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Publication number: JP2012054342A
Application number: JP2010194611A
Authority: JP
Inventors: Shinya Arai; 伸也荒井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-08-31
Filing date: 2010-08-31
Publication date: 2012-03-15

Abstract

【課題】コンタクトホールの形状制御が容易な半導体装置の製造方法を得る。
【解決手段】実施形態の半導体装置の製造方法は、基板1上にゲート絶縁膜2、ゲート電極3,4、第１ハードマスク5を形成し、第１ハードマスクをパターンニングして第１マスクを形成し、これをマスクにゲート電極及びゲート絶縁膜を基板が露出するまでエッチングしラインパターンを形成し、露出した基板及び第１マスクを覆うようにライナー膜7を形成する。更にライナー膜に覆われたラインパターンの間隙を有機系絶縁膜で埋め込み、少なくともライナー膜が露出するまで有機系絶縁膜を平坦化してその上に第２ハードマスク9を形成し、第２ハードマスクを第１マスクと交差するようにパターンニングして第２マスクを形成し、第１及び第２マスクをマスクに有機系絶縁膜をライナー膜が露出するまでエッチングしてコンタクトホールを形成する。
【選択図】図７

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。

半導体製造プロセスにおける微細化が進むにつれ、コンタクトのピッチは狭くなり、リソグラフィーによるホールパターンの形成は物理的限界に達してきている。そのため、ゲートのハードマスクをエッチングマスクとして、コンタクトホールをセルフアライン（自己整合的）に形成する技術が用いられている。

特開２０１０−５０３８４号公報

しかしながら、従来技術では、ゲートのハードマスク材とゲートギャップフィル材のエッチング選択比が十分高くないため、コンタクトホールを垂直にエッチングすることが困難となる等の問題がある。

本発明の一つの実施形態は、コンタクトホールの形状制御が容易な半導体装置の製造方法、および動作速度の向上した半導体装置を提供することを目的とする。

実施形態の半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極層を形成する工程と、前記ゲート電極層の上に第１ハードマスク層を形成する工程と、前記第１ハードマスク層を複数のライン状にパターンニングして第１マスクを形成する工程と、前記第１マスクをエッチングマスクとして、前記ゲート電極層及びゲート絶縁膜を前記主表面が露出するまでエッチングしてラインパターンを形成する工程と、前記ラインパターンの形成後、露出した前記主表面及び前記第１マスクを覆うようにライナー絶縁膜を形成する工程を有する。実施形態の半導体装置の製造方法は、前記ライナー絶縁膜により覆われた前記ラインパターンの間隙を有機系絶縁膜により埋め込む工程と、少なくとも前記ライナー絶縁膜が露出するまで、前記有機系絶縁膜を平坦化する工程を更に有する。実施形態の半導体装置の製造方法は、平坦化された前記有機系絶縁膜の上に第２ハードマスク層を形成する工程と、前記第２ハードマスク層を前記第１マスクと交差するように複数のライン状にパターンニングして第２マスクを形成する工程と、前記第１マスク及び前記第２マスクをエッチングマスクとして前記有機系絶縁膜を前記ライナー絶縁膜が露出するまでエッチングすることによりコンタクトホールを自己整合的に形成する工程を更に有する。

図１は、実施形態の半導体装置の製造方法の一工程を示す断面図である。図２は、実施形態の半導体装置の製造方法の一工程を示す断面図である。図３は、実施形態の半導体装置の製造方法の一工程を示す断面図である。図４は、実施形態の半導体装置の製造方法の一工程を示す平面図である。図５は、実施形態の半導体装置の製造方法の一工程を示す図であり、図５(ａ)は図４のＡ−Ａ’方向の断面図を、図５（ｂ）は図４のＢ−Ｂ’方向の断面図を示す。図６は、実施形態の半導体装置の製造方法の一工程を示す図であり、図６(ａ)はＡ−Ａ’方向の断面図を、図６（ｂ）はＢ−Ｂ’方向の断面図を示す。図７は、実施形態の半導体装置の製造方法の一工程を示す図であり、図７(ａ)はＡ−Ａ’方向の断面図を、図７（ｂ）はＢ−Ｂ’方向の断面図を示す。図８は、実施形態の半導体装置の製造方法の一工程を示す図であり、図８(ａ)はＡ−Ａ’方向の断面図を、図８（ｂ）はＢ−Ｂ’方向の断面図を示す。図９は、実施形態の半導体装置の製造方法の一工程を示す図であり、図９(ａ)はＡ−Ａ’方向の断面図を、図９（ｂ）はＢ−Ｂ’方向の断面図を示す。図１０は、実施形態の半導体装置の製造方法の一工程を示す図９に対応する平面図である。図１１は、図１０のＣ−Ｃ’方向の断面図を示す。図１２は、ＳｉＯ_２をゲートハードマスクとした実施形態における図１０のＣ−Ｃ’方向の断面図を示す。図１３は、ゲートハードマスクをエッチングマスクとしてセルフアラインにコンタクトホールを形成したゲート部の様子を示す断面図である。図１４は、ゲートハードマスクをエッチングマスクとしてセルフアラインにコンタクトホールを形成する比較例の工程の上面図を順に示す。図１５は、図１４の３つの上面図にそれぞれ対応するＡ−Ａ’方向の断面図を示した図である。図１６は、図１４の３つの上面図にそれぞれ対応するＢ−Ｂ’方向の断面図を示した図である。

以下に添付図面を参照して、実施形態にかかる半導体装置及びその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
図１乃至１２は、実施形態の半導体装置の製造方法を工程順に示す断面図および平面図である。ここでは、最終的に図１３に示すような、ゲートのハードマスク（例えばＳｉＮ）をエッチングマスクとしてセルフアラインにコンタクトホールを形成する場合について説明する。

先ず、図１の断面図に示すように、半導体（Ｓｉ）基板１の上に、ゲート絶縁膜２として、例えばＳｉＯ_２膜を形成し、その上にゲート電極として、例えば多結晶シリコン（Poly-Ｓｉ）膜３およびＷ（タングステン）膜４の積層膜を形成し、その上に第１のハードマスク膜５として、例えばＳｉＮ膜を形成する。ゲート電極はこのように２層構造でなく単層構造であってもかまわない。その後、これらの第１のハードマスク膜５（ＳｉＮ膜）、Ｗ膜４、多結晶シリコン（Poly-Ｓｉ）膜３およびゲート絶縁膜２（ＳｉＯ_２膜）からなる積層膜にゲートを含むラインパターンを形成する。その後、サイドウォール膜６として、例えばＳｉＮ膜を形成する。ＳｉＮ膜のサイドウォール膜６は、例えば、ＬＰ（低圧）のＣＶＤで薄膜を形成し、垂直加工して加工する。さらにソース/ドレイン層のイオン注入を行う。その後、コンタクトエッチストップライナー膜７として、例えばＳｉＮ膜を形成する（図１）。なお、ここでは、第１のハードマスク５、サイドウォール膜６、コンタクトエッチストップライナー膜７を全てＳｉＮ膜として説明したが、これらそれぞれの膜は適宜ＳｉＯ_２膜で形成してもかまわない。

次に、図２の断面図に示すように、層間絶縁膜、即ちゲートギャップフィル膜８として、カーボンを主要成分とする有機系絶縁膜、例えばlow-k膜であるポリアリルエーテル(PAE:Poly Arylene Ether)膜を形成する。ここで用いる有機系絶縁膜としては、他にポリシロキサン（Polysiloxane）、ＢＣＢ（Benzocyclobutene）、フルオロポリマー（Fluoropolymer）、ポリイミド（Polyimide）、塗布系のlow-k膜などでもかまわない。

次に、CMP（Chemical Mechanical Polish:化学的機械的研磨）法によりポリアリルエーテル(PAE）膜８の平坦化を行う。ここでＳｉＮ膜７はエッチングストッパー膜として機能し、例えばゲートのハードマスクであるＳｉＮ膜５（第１のハードマスク膜）が表面に露出した時点でCMPを止める。ここでは、必ずしもＳｉＮ膜７を完全に除去してＳｉＮ膜５を露出させる必要はなく、ＳｉＮ膜７が残存していても構わない。即ち、少なくともＳｉＮ膜７が露出するまでCMPによる平坦化を行う。その後、図３の断面図に示すように、第２のハードマスク膜９として、例えば、ＳｉＯ_２膜を形成する。

次に、図４の平面図に示すように、ハードマスク膜９上にレジストを塗布し、リソグラフィー工程を経てラインレジスト１０を形成する。ラインレジスト１０の間がコンタクト形成に必要な溝パターンになっている。なお、ここでは簡便のため、ゲートを含むラインパターンとラインレジスト１０のパターン（溝パターン）を直交させているが、これらは斜めに交差させる場合も有り得る。図５(ａ)に図４のＡ−Ａ’方向の断面図を、図５（ｂ）に図４のＢ−Ｂ’方向の断面図を示す。図５(ａ)はレジスト１０が形成されていない部分の断面図なので図３と同じである。なお、分図(ａ)及び（ｂ）の断面位置（方向）は、以下図６から図９まで図５と同じである。

次に、図６(ａ)および(ｂ)に示すように、レジスト１０をエッチングマスクとしてＳｉＯ_２膜９（第２のハードマスク膜）をエッチングし、ＳｉＯ_２膜９にコンタクト分離のためのラインパターンを形成する。即ち、ＳｉＯ_２膜９のラインパターンの間に図６（ｂ）の紙面垂直方向に沿って溝パターンが形成される。これにより、図６(ａ)に示したＡ−Ａ’方向のＳｉＯ_２膜９は完全に除去され、図６（ｂ）に示したＢ−Ｂ’方向では、レジスト１０の下以外のＳｉＯ_２膜９は除去される。その後、レジスト１０は除去する。

次に、図７(ａ)および(ｂ)に示すように、ＳｉＯ_２膜９（第２のハードマスク膜）およびゲートハードマスクであるＳｉＮ膜５（第１のハードマスク膜）をエッチングマスクとして、ゲートギャップフィル膜８であるポリアリルエーテル(PAE）膜にセルフアライン（自己整合的）にコンタクトホールを形成する。エッチング方法としては、例えば、酸素系のガス（アンモニア、ＣＯ_２などのガスでもよい）によるＲＩＥを用いる。ここで、ポリアリルエーテル(PAE）膜８をエッチングする条件下における、ＳｉＮ膜５、６、７およびＳｉＯ_２膜９に対するポリアリルエーテル(PAE）膜８のエッチング選択比は１００以上であるため、ＳｉＯ_２膜９およびＳｉＮ膜５がエッチングされることは殆どない。

また、第１のハードマスク膜５（ＳｉＮ）および第２のハードマスク膜９（ＳｉＯ_２）に対してゲートギャップフィル膜８（ポリアリルエーテル(PAE））のエッチング選択比の高さが十分とれることから、コンタクトホールは垂直にエッチングができる。さらに、コンタクトエッチストップライナー膜７のコンタクトホール底の薄膜ライナーＳｉＮ膜でエッチングを止めることが可能であり、コンタクトホールの形状制御が容易にできる。

その後、例えばＲＩＥによる全面エッチバックによりコンタクトホール底の薄膜ライナーＳｉＮ膜７を除去する。ＲＩＥの異方性により側壁のＳｉＮ膜７等はほとんどエッチングされない。そして、図８(ａ)および(ｂ)に示すように、上記コンタクトホールにコンタクト金属膜１１、例えば、ＷまたはＣｕを埋め込む。

次に、図９(ａ)および(ｂ)に示すように、CMP法により、第１のハードマスク膜５（ゲートのハードマスク）であるＳｉＮ膜の上の余分なコンタクト金属膜１１および第２のハードマスク膜９であるＳｉＯ_２膜を除去する。

ここで本実施形態の比較例として、図１３に示すようなゲートのハードマスク（例えばＳｉＮ）をエッチングマスクとしてセルフアラインにコンタクトホールを形成する従来の技術について図１４乃至図１６を用いて説明する。

図１４は比較例の、「リソグラフィー後」、「エッチング加工後」、「Ｗ埋め込み／ＣＭＰ後」の上面図を順に示したものである。図１５は図１４の３つの上面図にそれぞれ対応するＡ−Ａ’方向の断面図を示した図である。図１６は図１４の３つの上面図にそれぞれ対応するＢ−Ｂ’方向の断面図を示した図である。図１６の「リソグラフィー後」に図示したように、基板上に、ゲート絶縁膜、ポリシリコンおよびタングステンからなるゲート電極層、ＳｉＮハードマスク等を順次形成した後、図１４および図１５の「リソグラフィー後」に図示したようにライン状のゲートパターンを形成し、その上から図１５の「リソグラフィー後」の図で示すようにゲートギャップフィル材のＳｉＯ_２でゲートパターンの間を埋め尽くして平坦化する。

さらにリソグラフィー工程にてラインレジスト１０を図１４乃至１６の「リソグラフィー後」に図示したようにゲートパターンに交差させて形成した後、ラインレジスト１０をマスクとしてドライエッチングで加工すると、図１４乃至１６の「エッチング加工後」の図のようになる。

しかし、上記ドライエッチング時におけるゲートのハードマスクＳｉＮとゲートギャップフィル材のＳｉＯ_２のエッチング選択比が十分高くとれないため、ホール底の薄膜ライナーＳｉＮでエッチングを一旦止めるために、例えば、CxFy系のガスを用いるが、この際、コンタクトホール側壁にCF系の膜が付着するため、コンタクトホールの形状が先細りしたテーパー形状になる。従って、最終的にはコンタクト抵抗が増大するという問題が生じる。このように、コンタクトホールのエッチングはホール底の薄膜ライナーＳｉＮで一旦止める必要があるが、ＳｉＯ_２とＳｉＮのエッチング選択比が十分高くとれないため、薄いライナー膜のＳｉＮがエッチングストッパーとして十分機能せず、その下のＳｉまでエッチングされてしまう場合もある。この場合は、接合（Junction）リークが増大するという問題が発生する（それぞれ、図１５の「エッチング加工後」の図参照）。

また、セルフアライン加工により、図１６の「エッチング加工後」の図に示すようにゲートのハードマスクＳｉＮ表面には段差が発生してしまう。図１４乃至１６の「エッチング加工後」の後、エッチング条件を変え継続してドライエッチングを実行してコンタクトホール底部の薄膜ライナーＳｉＮを取り除く。さらに、Ｗを埋め込み、CMP法により平坦化を行った後の様子が、図１４乃至１６の「Ｗ埋め込み／ＣＭＰ後」に示した図である。このCMPの工程において、図１６の「Ｗ埋め込み／ＣＭＰ後」に示すように、ＳｉＮ表面に発生した段差による溝をＷが埋めつくした状態を形成するＳｉＮとＷを同時に削るのは技術的に困難であり、Ｗが残ってしまう。即ち、図１４及び１５の「Ｗ埋め込み／ＣＭＰ後」に示すように、Ｗの残りによってゲートを挟んで隣接する異電位のコンタクトホールの間（ソース−ドレイン間）が一体化してショートが発生してしまう。

このようにＳｉＮとＷをCMPで同時に削るのは困難なので、上記比較例においては、Ｗ残りが発生してしまう。しかし、ＳｉＯ_２とＷをCMP法により同時に削ることは容易であり、本実施形態においては、図９(ａ)および(ｂ)に示すように、Ｗ残りは発生しない。ＳｉＯ_２とＣｕをCMP法により同時に削ることも容易なので、金属膜１１がＣｕであっても同様である。

図１０に、図９(ａ)および(ｂ)の状態における上から見た平面図を示し、図１１に、図１０のＣ−Ｃ’方向の断面図を示す。

ここで、ポリアリルエーテル(PAE）膜８の比誘電率は２．７以下であり、従来層間絶縁膜として用いられているＳｉＯ_２の比誘電率３．４よりも低い。そのため、本実施形態により製造したトランジスタのゲート寄生容量は小さくなり、配線遅延が低くなることにより動作速度が向上する。

また、従来は、ゲートギャップフィル膜としてＳｉＯ_２が使用されており、ゲートハードマスクを用いてのセルフアライン加工では、ＳｉＯ_２はエッチングマスクとして機能しないため、ゲートハードマスクにＳｉＯ_２を適用することができなかった。しかし、ゲートギャップフィル膜に有機系絶縁膜を適用することで、ＳｉＯ_２をゲートハードマスクとして用いることが可能となる。

ＳｉＮの代わりにＳｉＯ_２をゲートハードマスクとして用いたときの図１０のＣ−Ｃ’方向の断面図が図１２である。図１２に示すように、ゲートハードマスク１２としてＳｉＯ_２膜を用いることで、従来用いられているＳｉＮの比誘電率７よりも低い比誘電率にすることができるため、寄生容量をさらに下げることが可能となる。また、ゲートハードマスクにＳｉＯ_２が使用できると、ゲート加工の際に希釈フッ酸（ｄＨＦ）によるハードマスクのスリミングがＳｉＮを用いた場合より容易になるという効果も得られる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体基板、２ゲート絶縁膜、３多結晶シリコン（Poly-Ｓｉ）膜、４Ｗ膜、５第１のハードマスク膜、６サイドウォール膜、７コンタクトエッチストップライナー膜、８ゲートギャップフィル膜、９第２のハードマスク膜、１０レジスト、１１コンタクト金属膜、１２ゲートハードマスク。

Claims

半導体基板の主表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記ゲート電極層の上に第１ハードマスク層を形成する工程と、
前記第１ハードマスク層を複数のライン状にパターンニングして第１マスクを形成する工程と、
前記第１マスクをエッチングマスクとして、前記ゲート電極層及びゲート絶縁膜を前記主表面が露出するまでエッチングしてラインパターンを形成する工程と、
前記ラインパターンの形成後、露出した前記主表面及び前記第１マスクを覆うようにライナー絶縁膜を形成する工程と、
前記ライナー絶縁膜により覆われた前記ラインパターンの間隙を有機系絶縁膜により埋め込む工程と、
少なくとも前記ライナー絶縁膜が露出するまで、前記有機系絶縁膜を平坦化する工程と、
平坦化された前記有機系絶縁膜の上に第２ハードマスク層を形成する工程と、
前記第２ハードマスク層を前記第１マスクと交差するように複数のライン状にパターンニングして第２マスクを形成する工程と、
前記第１マスク及び前記第２マスクをエッチングマスクとして前記有機系絶縁膜を前記ライナー絶縁膜が露出するまでエッチングすることによりコンタクトホールを自己整合的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記有機系絶縁膜は、カーボンを主要成分とする絶縁膜である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１ハードマスク層及び前記ライナー絶縁膜は、それぞれＳｉＮまたはＳｉＯ_２である
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記第２マスクを形成する工程において、前記第１マスクと前記２マスクとが直交して交差するようにパターンニングする
ことを特徴とする請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
半導体基板の主表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の側壁を覆う側壁絶縁膜と、
前記ゲート電極との間に前記側壁絶縁膜を挟み、前記主表面上に柱状に形成されたコンタクトと
前記側壁絶縁膜および前記コンタクトにともに接する有機系絶縁膜と
を具備することを特徴とする半導体装置。
前記有機系絶縁膜は、カーボンを主要成分とする絶縁膜である
ことを特徴とする請求項５に記載の半導体装置。
前記側壁絶縁膜は、ＳｉＮまたはＳｉＯ_２である
ことを特徴とする請求項５または６に記載の半導体装置。