JPH0234957A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0234957A JPH0234957A JP18498088A JP18498088A JPH0234957A JP H0234957 A JPH0234957 A JP H0234957A JP 18498088 A JP18498088 A JP 18498088A JP 18498088 A JP18498088 A JP 18498088A JP H0234957 A JPH0234957 A JP H0234957A
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- tungsten
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 26
- 239000010937 tungsten Substances 0.000 claims abstract description 26
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 11
- 230000007257 malfunction Effects 0.000 abstract 2
- 238000005530 etching Methods 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、詳しくは、多層
の配線を有した半導体装置の製造方法に関する。
の配線を有した半導体装置の製造方法に関する。
従来の技術
従来のＡｌ ３層配線の工程順断面図を第２図に示し、
以下、その工程の説明を行う。尚、簡明化のため、図中
には、Ａｌ ３層配線部のみを示し、あえてトランジス
ター領域の断面は示していない。
以下、その工程の説明を行う。尚、簡明化のため、図中
には、Ａｌ ３層配線部のみを示し、あえてトランジス
ター領域の断面は示していない。
まず、第２図（ａ）に示すように、シリコン基板１上に
形成したトランジスタと第１の配線層３とを分離するだ
めの絶縁膜２をＣＶＤ法により形成した後、第１の配線
層３であるＡ１合金膜（ここでは、Ａｌ膜中に１％のＳ
ｔ原子を含んだＡ１合金膜を用いている。）をスパッタ
リング法によシ形成する。続いて、配線として必要な領
域のみを残し、他の領域をエツチング除去する。つぎに
第１の配線層３と第２の配線層７とを電気的に分離する
ための絶縁膜４でＣＶＤ法により形成する。その後、こ
の絶縁膜４に第１の配線層３と第２の配線層７とを接続
するための孔であるコンタクトホール５を形成する。つ
ぎに、第２図中）に示すように反応ガスにＷＦ６とＨ２
を用い、ＣＶＤ法により、タングステン６をコンタクト
ホール６に選択的に形成し、コンタクトホール６をタン
グステン６で埋め込む。続いて、第２の配線層７をスパ
ッタリング法で形成し、第１の配線層３の場合と同様に
、配線として必要な領域のみに残し、他はエツチング除
去する。その後、第２の配線層７と第３の配線層１４と
を電気的に分離するための絶縁膜８をＣＶＤ法によシ形
成する。つぎに、第２図（Ｃ）に示すように、この絶縁
膜８に第１の配線層３と第２の配線層７にそれぞれ接続
するだめのコンタクトホール１ｏおよびコンタクトホー
ル１１を形成する。続いて、反応ガスにＷＦ６とＨ２を
用いたＣＶＤ法によす、タングステン１３をコンタクト
ホール１０、およびコンタクトホール１１に選択的に形
成する。その後、第２図（ｄ）に示すように、第３の配
線層１４をスパッタリング法で形成し、配線として必要
な領域のみに残し、他はエツチング除去する。最後に、
配線で保護するだめの保護膜１５をＣＶＤ法により形成
し、３層配線工程を終了する。
形成したトランジスタと第１の配線層３とを分離するだ
めの絶縁膜２をＣＶＤ法により形成した後、第１の配線
層３であるＡ１合金膜（ここでは、Ａｌ膜中に１％のＳ
ｔ原子を含んだＡ１合金膜を用いている。）をスパッタ
リング法によシ形成する。続いて、配線として必要な領
域のみを残し、他の領域をエツチング除去する。つぎに
第１の配線層３と第２の配線層７とを電気的に分離する
ための絶縁膜４でＣＶＤ法により形成する。その後、こ
の絶縁膜４に第１の配線層３と第２の配線層７とを接続
するための孔であるコンタクトホール５を形成する。つ
ぎに、第２図中）に示すように反応ガスにＷＦ６とＨ２
を用い、ＣＶＤ法により、タングステン６をコンタクト
ホール６に選択的に形成し、コンタクトホール６をタン
グステン６で埋め込む。続いて、第２の配線層７をスパ
ッタリング法で形成し、第１の配線層３の場合と同様に
、配線として必要な領域のみに残し、他はエツチング除
去する。その後、第２の配線層７と第３の配線層１４と
を電気的に分離するための絶縁膜８をＣＶＤ法によシ形
成する。つぎに、第２図（Ｃ）に示すように、この絶縁
膜８に第１の配線層３と第２の配線層７にそれぞれ接続
するだめのコンタクトホール１ｏおよびコンタクトホー
ル１１を形成する。続いて、反応ガスにＷＦ６とＨ２を
用いたＣＶＤ法によす、タングステン１３をコンタクト
ホール１０、およびコンタクトホール１１に選択的に形
成する。その後、第２図（ｄ）に示すように、第３の配
線層１４をスパッタリング法で形成し、配線として必要
な領域のみに残し、他はエツチング除去する。最後に、
配線で保護するだめの保護膜１５をＣＶＤ法により形成
し、３層配線工程を終了する。
発明が解決しようとする課題
しかしながら、上記方法により３層配線を形成した場合
、第２図（ｄ）に示すように、第１の配線層と第２の配
線層の接続および第２の配線層と第３の配線層との接続
つまり、最近接の配線層同志の接続は、接続する孔にタ
ングステンを選択的に埋め込むことにより良好であるが
、第１の配線層と第３の配線層とを直接、接続する場合
、コンタクトホール１０にタングステン１３を形成して
も、コンタクトホール１ｏは埋められない。そのため、
コンタクトホール１ｏでの第３の配線層１４の被覆特性
は良くなく、断線する恐れがあるとともに、配線の信頼
性が劣化する。また、上層の保護膜の被覆特性も悪化す
ることより、素子としての信頼性の劣化を招く恐れがあ
る。
、第２図（ｄ）に示すように、第１の配線層と第２の配
線層の接続および第２の配線層と第３の配線層との接続
つまり、最近接の配線層同志の接続は、接続する孔にタ
ングステンを選択的に埋め込むことにより良好であるが
、第１の配線層と第３の配線層とを直接、接続する場合
、コンタクトホール１０にタングステン１３を形成して
も、コンタクトホール１ｏは埋められない。そのため、
コンタクトホール１ｏでの第３の配線層１４の被覆特性
は良くなく、断線する恐れがあるとともに、配線の信頼
性が劣化する。また、上層の保護膜の被覆特性も悪化す
ることより、素子としての信頼性の劣化を招く恐れがあ
る。
課題を解決するための手段
下層配線へ接続するだめのコンタクトホールの深さが異
なる場合に対して、両者ともにタングステンを良好に埋
め込むために、フォトレジストをマスクとして用いてコ
ンタクトホールを形成した後、コンタクトホール内壁お
よびフォトレジスト上に導電層を形成する。続いて、フ
ォトレジストを除去することにより、上記導電層をコン
タクトホールの内壁にのみに残す。この状態で、タング
ステンの成長を行うと、タングステンの成長が、コンタ
クトホールの底部のみでなく、側壁からも成長が進行す
る。そのため、浅いコンタクトホールのみならず、深い
コンタクトホールも同時に、タングステンで埋め込むこ
とが可能となる。
なる場合に対して、両者ともにタングステンを良好に埋
め込むために、フォトレジストをマスクとして用いてコ
ンタクトホールを形成した後、コンタクトホール内壁お
よびフォトレジスト上に導電層を形成する。続いて、フ
ォトレジストを除去することにより、上記導電層をコン
タクトホールの内壁にのみに残す。この状態で、タング
ステンの成長を行うと、タングステンの成長が、コンタ
クトホールの底部のみでなく、側壁からも成長が進行す
る。そのため、浅いコンタクトホールのみならず、深い
コンタクトホールも同時に、タングステンで埋め込むこ
とが可能となる。
作 用
本発明は、深さの異なる下層−のコンタクトホールに対
して、同時に、タングステンで埋め込むことが可能なた
め、多層配線構造を形成する場合において、配線レイア
ウトの自由度が増すとともに、上層の配線をコンタクト
ホール部でも平坦にできるだめ、断線等の不良の発生を
防止し、信頼性の向上につながる。
して、同時に、タングステンで埋め込むことが可能なた
め、多層配線構造を形成する場合において、配線レイア
ウトの自由度が増すとともに、上層の配線をコンタクト
ホール部でも平坦にできるだめ、断線等の不良の発生を
防止し、信頼性の向上につながる。
実施例
本発明にがかるＡｌ ３層配線技術を用いた半導体装置
の製造方法の一実施例を第１図を用いて説明する。
の製造方法の一実施例を第１図を用いて説明する。
尚、簡明化のだめ、図中にはＡＩ ３層配線部分のみを
示し、あえて、トランジスタ領域の断面は省略した。
示し、あえて、トランジスタ領域の断面は省略した。
まず、シリコン基板１上に、トランジスタを形成した後
、厚さ約８０００への絶縁膜２をＣＶＤ法により形成し
、所定の個所にトランジスタとの接続を行うコンタクト
ホール（図にはこのコンタクトホールは示されていない
。）を開孔した後、厚さ約１μｍの第１の配線層３をス
パッタリング法により形成する。ここでは配線層として
Ａ４膜中に１チのＳＬ原子を含んだＡ１合金膜を用いて
いる。続いて、配線として必要な領域のみで残し、他の
領域をエツチング除去する。つぎに、第１の配線層３と
第２の配線層７とを電気的に分離するための絶縁膜４で
ＣＶＤ法により約１μｍ形成する。その後、この絶縁膜
４に第１の配線層３と第２の配線層７とを接続するだめ
の孔であるコンタクトホール６を形成する。つぎに、第
１図中）に示すように、反応ガスにＷＦ６とＨ２を用い
ＣＶＤ法によす、タングステン６をコンタクトホール６
に選択的に形成し、コンタクトホール６をタングステン
６で埋め込む。続いて、厚さ約１μｍの第２の配線層７
をスパッタリング法で形成し、第１の配線層３の場合と
同様に、配線として必要な領域にのみ残し、他はエツチ
ング除去する。その後、第２の配線層と第３配線層１４
とを電気的に分離するだめの絶縁膜８をＣＶＤ法により
約１μｍ形成する。つぎに、第１図（Ｃ）に示すように
、この絶縁膜８に絶縁膜８に第１の配線層３と第２の配
線層７にそれぞれ接続するためのコンタクトホール１０
およびコンタクトホール１１を、フォトレジスト９のパ
ターンを用いてエツチングにて形成する。その際、図中
に示すように、コンタクトホール１０およびコンタクト
ホール１１の上部の角を取り除くだめ、エツチングの初
期は、等方性エツチングにより、深さ約２００ｏ人エツ
チングし、その後は、フォトレジスト９のパターンに忠
実にコンタクトホールが形成されるように、異方性エツ
チングを行う。続いて、第１図（ｄ）に示すように、フ
ォトレジスト９の表面、コンタクトホール１０およびコ
ンタクトホール１１の内壁に、例えば反応ガスとしてＷ
Ｆ６とＳｉＨ４を用い、厚さが約５００人のタングステ
／シリサイド１２を形成する。
、厚さ約８０００への絶縁膜２をＣＶＤ法により形成し
、所定の個所にトランジスタとの接続を行うコンタクト
ホール（図にはこのコンタクトホールは示されていない
。）を開孔した後、厚さ約１μｍの第１の配線層３をス
パッタリング法により形成する。ここでは配線層として
Ａ４膜中に１チのＳＬ原子を含んだＡ１合金膜を用いて
いる。続いて、配線として必要な領域のみで残し、他の
領域をエツチング除去する。つぎに、第１の配線層３と
第２の配線層７とを電気的に分離するための絶縁膜４で
ＣＶＤ法により約１μｍ形成する。その後、この絶縁膜
４に第１の配線層３と第２の配線層７とを接続するだめ
の孔であるコンタクトホール６を形成する。つぎに、第
１図中）に示すように、反応ガスにＷＦ６とＨ２を用い
ＣＶＤ法によす、タングステン６をコンタクトホール６
に選択的に形成し、コンタクトホール６をタングステン
６で埋め込む。続いて、厚さ約１μｍの第２の配線層７
をスパッタリング法で形成し、第１の配線層３の場合と
同様に、配線として必要な領域にのみ残し、他はエツチ
ング除去する。その後、第２の配線層と第３配線層１４
とを電気的に分離するだめの絶縁膜８をＣＶＤ法により
約１μｍ形成する。つぎに、第１図（Ｃ）に示すように
、この絶縁膜８に絶縁膜８に第１の配線層３と第２の配
線層７にそれぞれ接続するためのコンタクトホール１０
およびコンタクトホール１１を、フォトレジスト９のパ
ターンを用いてエツチングにて形成する。その際、図中
に示すように、コンタクトホール１０およびコンタクト
ホール１１の上部の角を取り除くだめ、エツチングの初
期は、等方性エツチングにより、深さ約２００ｏ人エツ
チングし、その後は、フォトレジスト９のパターンに忠
実にコンタクトホールが形成されるように、異方性エツ
チングを行う。続いて、第１図（ｄ）に示すように、フ
ォトレジスト９の表面、コンタクトホール１０およびコ
ンタクトホール１１の内壁に、例えば反応ガスとしてＷ
Ｆ６とＳｉＨ４を用い、厚さが約５００人のタングステ
／シリサイド１２を形成する。
ＷＦ６と５ｉｎ４の活性化には、ハロゲンランプを用い
た。つぎに、フォトレジスト９を硫酸と過酸化水素の混
合液によシ除去する。その際、フォトレジスト９上に形
成されたタングステンシリサイド１２も同時に除去され
、タングステ／シリサイドは、コンタクトホール１ｏお
よびコンタクトホール１１の内壁のみに残る。その後、
第１図（ｅ）に示すように反応ガスとしてＷＦ６とＨ２
を用いて、タングステン１３をコンタクトホール１ｏお
よびコンタクトホール１１に形成する。コンタクトホー
ル１ｏとコンタクトホール１１の深さは異なるが、両者
のコンタクトホールの内壁にタングステンシリサイド１
２が形成されているため、タングステン１３の成長はコ
ンタクト底部およびコンタクト側壁から同時に進行する
。そのため、深さが異なるコンタクトホールでもほぼ同
時にコンタクトホール内でタングステン１３で埋め込む
ことができる。その後、第１図（ｆ）に示すように、厚
さ１μｍの第３の配線層１４をスパッタリング法で形成
し、配線として必要な領域のみに残し、他はエツチング
除去する。最後に、配線を保護するための厚さ１μｍ保
護膜１５でＣＶＤ法によシ形成し、３層配線工程を終了
する。
た。つぎに、フォトレジスト９を硫酸と過酸化水素の混
合液によシ除去する。その際、フォトレジスト９上に形
成されたタングステンシリサイド１２も同時に除去され
、タングステ／シリサイドは、コンタクトホール１ｏお
よびコンタクトホール１１の内壁のみに残る。その後、
第１図（ｅ）に示すように反応ガスとしてＷＦ６とＨ２
を用いて、タングステン１３をコンタクトホール１ｏお
よびコンタクトホール１１に形成する。コンタクトホー
ル１ｏとコンタクトホール１１の深さは異なるが、両者
のコンタクトホールの内壁にタングステンシリサイド１
２が形成されているため、タングステン１３の成長はコ
ンタクト底部およびコンタクト側壁から同時に進行する
。そのため、深さが異なるコンタクトホールでもほぼ同
時にコンタクトホール内でタングステン１３で埋め込む
ことができる。その後、第１図（ｆ）に示すように、厚
さ１μｍの第３の配線層１４をスパッタリング法で形成
し、配線として必要な領域のみに残し、他はエツチング
除去する。最後に、配線を保護するための厚さ１μｍ保
護膜１５でＣＶＤ法によシ形成し、３層配線工程を終了
する。
発明の効果
本発明によれば、深さの異なる下層へのコンタクトホー
ル、たとえば、３層めの配線と１Ｊ＠めの配線とを接続
するコンタクトホールと、３層めの配線と２層めの配線
とを接続するコンタクトホーに対して、はぼ同時に、タ
ングステンで埋め込むことが可能である。そのため、多
層配線構造を形成する場合において、配線のレイアウト
上の工夫に自由度が増すとともに、コンタクトホールの
上部に形成した配線を平坦に形成できるため、断線等の
不良を防ぎ、配線の信頼性を向上させる。
ル、たとえば、３層めの配線と１Ｊ＠めの配線とを接続
するコンタクトホールと、３層めの配線と２層めの配線
とを接続するコンタクトホーに対して、はぼ同時に、タ
ングステンで埋め込むことが可能である。そのため、多
層配線構造を形成する場合において、配線のレイアウト
上の工夫に自由度が増すとともに、コンタクトホールの
上部に形成した配線を平坦に形成できるため、断線等の
不良を防ぎ、配線の信頼性を向上させる。
第１図（−）〜（ｆ）は本発明の一実施例における半導
体装置の製造工程を説明するだめの工程順断面図、第２
図（ａ）〜（ｄ）は従来の技術を説明するための工程順
断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・第１の配線層、４・・・・・・絶縁膜、
５・・・・・・コンタクトホール、ｅ・・・・・・タン
グステン、７・・・・・・第２の配線層、８・・・・・
・絶縁膜、９・・・・・・７オトレジスト、１０・・・
・・・コンタクトホー〜、１１・・・・・・コンタクト
ホール、１２・・・・・・タングステンシリサイド、１
３・・・・・・タングステン、１４・・・・・・第３の
配線層、１６・・・・・・保護膜。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名！・
−シリコン基扱 ２・・・絶ｌ＆ネ（ ３−−−％１の配線層 ４−１紀碌展 ５−・−コ２タグトホリレ ６−・タンゲステン ７゛・−茅２の東線暫 ８・”絶球照 １０、 Ｉ／・・コシダクトホール １２・−・タンラステンシリｙＡ） １３−・・タングにテン １４・・・誉３の配棟層
体装置の製造工程を説明するだめの工程順断面図、第２
図（ａ）〜（ｄ）は従来の技術を説明するための工程順
断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・第１の配線層、４・・・・・・絶縁膜、
５・・・・・・コンタクトホール、ｅ・・・・・・タン
グステン、７・・・・・・第２の配線層、８・・・・・
・絶縁膜、９・・・・・・７オトレジスト、１０・・・
・・・コンタクトホー〜、１１・・・・・・コンタクト
ホール、１２・・・・・・タングステンシリサイド、１
３・・・・・・タングステン、１４・・・・・・第３の
配線層、１６・・・・・・保護膜。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名！・
−シリコン基扱 ２・・・絶ｌ＆ネ（ ３−−−％１の配線層 ４−１紀碌展 ５−・−コ２タグトホリレ ６−・タンゲステン ７゛・−茅２の東線暫 ８・”絶球照 １０、 Ｉ／・・コシダクトホール １２・−・タンラステンシリｙＡ） １３−・・タングにテン １４・・・誉３の配棟層
Claims (1)
- 第１の導電層を設けた半導体基板面に絶縁膜を被着する
工程と、上記導電層上の上記絶縁膜にコンタクト窓を開
孔する工程と、上記コンタクト窓の内壁に導電膜を形成
する工程と、上記導電膜上に化学気相反応によりタング
ステン膜を形成する工程と、上記タングステン膜の上に
第２の導電層を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18498088A JPH0234957A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18498088A JPH0234957A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0234957A true JPH0234957A (ja) | 1990-02-05 |
Family
ID=16162694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18498088A Pending JPH0234957A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0234957A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043456A (ja) * | 1990-04-19 | 1992-01-08 | Nec Corp | 能動層積層素子形成方法 |
| JPH0685414B2 (ja) * | 1989-04-17 | 1994-10-26 | ヒューズ・エアクラフト・カンパニー | チタニウムタングステンおよび選択的ｃｖｄタングステンによる凹部相互接続方法 |
| JP2007150367A (ja) * | 1994-12-29 | 2007-06-14 | Stmicroelectronics Inc | 包囲条件を除去するためのプラグの拡大頭部を形成する構成体及び方法 |
| JP2015185792A (ja) * | 2014-03-26 | 2015-10-22 | セイコーエプソン株式会社 | 配線構造及びその製造方法 |
-
1988
- 1988-07-25 JP JP18498088A patent/JPH0234957A/ja active Pending
Cited By (4)
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