JPH0577331B2 - - Google Patents

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JPH0577331B2
JPH0577331B2 JP32668788A JP32668788A JPH0577331B2 JP H0577331 B2 JPH0577331 B2 JP H0577331B2 JP 32668788 A JP32668788 A JP 32668788A JP 32668788 A JP32668788 A JP 32668788A JP H0577331 B2 JPH0577331 B2 JP H0577331B2
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JP
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insulating layer
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tungsten
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Description

【発明の詳細な説明】 〔概 要〕 半導体装置において、配線パターンに対応して
層間絶縁層に設けられた溝内に高融点金属層を選
択成長させて成る配線層に関し、 上記溝の形成および高融点金属の選択成長の開
始点となる核の形成を容易にする配線層構造を提
供することを目的とし、 半導体回路素子が設けられた基板上に形成され
た第1の絶縁層と、該第1の絶縁層上に形成され
た第2の絶縁層と、該第1および第2の絶縁層間
に介在する窒化シリコン層と、所定の配線パター
ンに対応して少なくとも該第2の絶縁層を貫通す
るように設けられ、その有する底面もしくは該底
面近傍における内壁面に該窒化シリコン層が表出
する溝と、該溝内に表出する窒化シリコン層を核
として該溝内を充填するように選択成長せしめら
れた高融点金属から成る配線層とを備えることに
より構成される。
〔産業上の利用分野〕
本発明は、半導体装置の配線に係り、とくに、
配線パターンに対応して層間絶縁層に設けられた
溝内にタングステン(W)等の高融点金属層を選択成
長させることにより形成された配線層に関する。
〔従来の技術〕
半導体装置の配線層としては、従来からアルミ
ニウム(Al)薄膜層が主用されてきた。Al配線
層は低抵抗であり、下地の絶縁層に対する密着性
がすぐれている等の長所を有するが、電流による
エレクトロマイグレーシヨンが生じ易く、さら
に、半導体装置の高集積化に伴つて配線が微細化
すると、応力によるストレスマイグレーシヨンの
発生が著しくなることは周知の通りである。
そこで、アルミニウムの代わりに、タングステ
ン(W)等の高融点金属が配線層材料として用いられ
る。これは、タングステン等の高融点金属が比較
的熱膨張率が低いために内部に発生する応力が小
さく、また、原子間結合力が大きいために、マイ
グレーシヨンを生じ難いからである。しかしなが
ら、タングステン等の高融点金属は、一般に下地
の絶縁層に対する密着性がアルミニウムに比べて
劣り、しかも、圧縮方向の内部応力が発生するた
め、成膜時あるいは後熱処理において剥離し易
く、したがつて、厚い配線層を形成できないとい
う問題がある。
ところで、配線の微細化とともに、半導体装置
を構成する各層の厚さを小さくすることが要求さ
れる。しかし、配線層については、抵抗値の増大
を避けるために、その厚さを減少することには限
度がある。その結果、配線層は大きな高さ対幅比
(アスペクト比)を有することになる。このため、
配線層の上に形成される層間絶縁層には、配線層
の段差がそのまま現われ、段差部における層間絶
縁層あるいはこの上に形成される上層配線層のス
テツプカバレツジが充分でなく、下層配線と上層
配線間の絶縁層不良や上層配線の断線等の障害が
発生し易くなり、半導体装置の信頼性が低下す
る。
上記のようにして層間絶縁層表面に現れた段差
を平坦化するために、層間絶縁層上にスピンオン
グラスと呼ばれる珪酸ガラスを塗布する方法も用
いられている。しかし、この方法は湿式工程によ
るものであり、例えばこの方法で平坦化された表
面上に配線層を形成する際に、前以つて脱ガスの
ための熱処理を必要とする等、工程数の増加が避
けられない。
〔発明が解決しようとする課題〕
上記種々の問題を一挙に解決可能な方法とし
て、層間絶縁層に配線パターンに対応する溝を設
けておき、この溝内を埋めるようにタングステン
のような高融点金属を選択的に成長させることが
提案されている。(特開昭61−119059、特開昭61
−137344、特開昭62−141740、特開昭62−
230035、特開昭63−117447等) これらは、いずれも溝内に選択成長の核を形成
しておき、例えば6弗化タングステン(WF6
と水素(H2)の混合ガスと接触させる。WF6
水素還元されて生成したタングステン原子が、前
記核を成長開始点として成長し、溝内を金属タン
グステンで埋める方法である。この方法によれ
ば、配線層による段差は生じず、この上に形成さ
れる層間絶縁層表面は平坦であり、この平坦な層
間絶縁層表面上に上記配線層を形成することがで
きる。また、タングステン配線層は溝の底面およ
び側壁面と接しているため、高い密着性を有して
おり、その層厚を大きくしても剥離し難くなる。
上記タングステンの選択成長の核としては、前
記溝を形成するために用いられた反応性エツチン
グ(RIE)により絶縁層表面に生じた損傷や、あ
るいは、溝の内壁面に選択的に形成された多結晶
シリコン層等が用いられる。
上記従来のタングステン選択成長法において
は、核は溝の形成時または溝を設けたのちに形成
される。すなわち、核は溝とは独立の工程で形成
されるか、少なくとも溝形成の結果として形成さ
れる。つまり、溝形成工程において、核となる物
質は何等の機能も発揮しない。また、多結晶シリ
コン層等から成る核を用いる場合には、溝内に核
となる物質を選択的に形成するための工程を必要
とする。
本発明は、タングステンが窒化シリコンを核と
して成長する事実を見出した結果に基づくもので
あつて、窒化シリコン層をタングステン選択成長
の核として用いると同時に、層間絶縁層に溝を形
成する際のエツチング終点を検出する手段として
も機能させることにより、溝の形成およびタング
ステン等の高融点金属の成長核の形成を容易にす
る配線層構造を提供することを目的とする。
〔課題を解決するための手段〕
上記目的は、半導体回路素子が設けられた基板
上に形成された第1の絶縁層と、該第1の絶縁層
上に形成された第2の絶縁層と、該第1および第
2の絶縁層間に介在する窒化シリコン層と、所定
の配線パターンに対応して少なくとも該第2の絶
縁層を貫通するように設けられ、その有する底面
もしくは該底面近傍における内壁面に該窒化シリ
コン層が表出する溝と、該溝内に表出する窒化シ
リコン層を核として該溝内を充填するように選択
成長せしめられた高融点金属から成る配線層とを
備えたことを特徴とする本発明に係る半導体装置
によつて達成される。
〔作 用〕
本発明者は、例えばタングステンを気相成長さ
せた場合に、層間絶縁層として一般に用いられる
SiO2あるいはPSG(燐珪酸ガラス)等の表面には
成長せず、一方、窒化シリコン(Si3N4)の表面
には成長する事実を見出した。この知見に基づ
き、本発明はSiO2あるいはPSGから成る絶縁層
に設けられた溝内に、Si3N4を核としてタングス
テンを選択成長させる。上記のSi3N4層は溝が形
成される絶縁層とその下地の層間絶縁層との間に
介在するようにあらかじめ設けられている。した
がつて、PSG等から成る絶縁層にRIE等の方法を
用いて溝を形成する際にSi3N4が分解して生じる
N2の発光スペクトルを検出する等により、エツ
チングの終点を正確に制御でき、その結果、溝内
を充填する高融点金属配線層の厚さを正確に制御
できる。
さらに、上記タングステンの選択成長は、絶縁
層に設けられた溝内の底面もしくはその近傍から
開始することが必要である。これは、この選択成
長が溝内側面の比較的上部から開始した場合、比
較的早い時期に溝上部がタングステン層によつて
塞がれ、溝を埋める配線層に空洞が生じ易いから
である。本発明の配線層構造によれば、タングス
テンの選択成長は溝底面もしくはその周辺の側壁
部に表出するSi3N4層を核として行われるため、
空洞のないタングステン配線層を形成できる。
〔実施例〕
以下本発明の実施例を図面を参照して説明す
る。
第1図は本発明の配線層の基本的構造を示す要
部断面図であつて、例えばトランジスタ等の半導
体回路素子が形成されたシリコンチツプのような
基板1上には、通常の半導体装置と同様の素子分
離絶縁層2と、PSGから成る層間絶縁層3が形
成されている。層間絶縁層3上には約0.1μmの厚
さを有するSi3N4層4と、さらに、所定の配線パ
ターンに対応する溝5Aが設けられた、例えば、
PSGから成る絶縁層5が形成されている。そし
て、溝5A内を、Si3N4層4を核として選択成長
した、例えばタングステンから成る配線層6が埋
めている。図から明らかなように、絶縁層5は配
線層6の選択成長時にはマスクとして機能し、そ
の後は配線層6間を分離する絶縁層として機能す
る。
層間絶縁層3には、基板1の図示しない素子領
域における所定位置に対応するコンタクト孔(図
示省略)が設けられており、このコンタクト孔を
通じて基板1と配線層6の一部が接続されてい
る。このようにして、配線層6により、基板1に
おける同一または異なる素子領域にそれぞれ形成
されているトランジスタ等の素子が相互接続され
ている。
配線層6の厚さは溝5Aの深さ、すなわち、絶
縁層5の厚さに相当し、例えば1μm程度である。
この程度の厚さとなつても、タングステン等の高
融点金属配線層は溝5A内底面および側壁面にお
けるSi3N4層4および絶縁層5と密着しているた
め、剥離することはない。また、絶縁層5と配線
層6の面はほぼ平坦面を成しており、この上に通
常の層間絶縁層および上層絶縁層を設けても、従
来のような下層配線層の段差によるステツプカバ
レツジ不良は生じない。
第2図は本発明の配線構造を有する半導体装置
の製造工程の実施例を説明するための要部断面図
である。
第2図aを参照して、例えばシリコンウエハの
ような基板1の表面の所定領域(素子分離領域)
に、例えば周知のLOCOS法を用いて、素子分離
絶縁層2を形成する。そして、図示しない素子形
成領域に、トランジスタ等の半導体回路素子を形
成したのち、基板1上の全面に、例えばPSGか
ら成る層間絶縁層3を形成する。層間絶縁層3の
厚さは、例えば0.8μmであり、周知のCVD法を
用いて形成することができる。
次いで、周知のリソグラフ技術を用いて、層間
絶縁層3に、基板1に形成された前記半導体回路
素子との電気的接続をするための図示しないコン
タクト孔を形成したのち、このコンタクト孔内に
タングステン等の金属層またはシリコン等の半導
体層を選択成長させる。この場合の選択成長は、
コンタクト孔に表出している基板1表面を核とし
て成長を行わせるものであり、周知の技術範囲内
である。
次いで、例えば周知のCVD法を用いて、第2
図bに示すように、基板1上の全面に、厚さ約
0.1μmのSi3N4層4および、例えばPSGから成る
厚さ約1μmの絶縁層5とを順次堆積したのち、
レジストマスクを用いる周知のリソグラフ技術を
用いて、第2図cに示すように、所定の配線パタ
ーンに対応する溝5Aを絶縁層5およびSi3N4
4に形成する。この場合に、CF4とCHF3とから
成る周知の混合ガスを用いてリアクテイプイオン
エツチング(RIE)を用いる。このRIEにおい
て、表出したSi3N4層4がエツチングされ始めた
ときに発生するN2の発光スペクトルを検出する
等の手段により、絶縁層5のエツチング終点を決
めることができる。このエツチングにおいて、溝
5Aの底面に層間絶縁層3が表出するまでSi3N4
層4のエツチングを行う。この際、表出した層間
絶縁層3表面が多少エツチングされても実質的に
問題とはならない。第2図cには、溝5Aの底面
のSi3N4層4がエツチングされ、溝5A間に残留
する絶縁層5と層間絶縁層3との間に介在する
Si3N4層4が溝5A底面周辺の側壁部に表出して
いる状態が示されている。なお、溝5Aの一部は
前記のように金属層等が充填されたコンタクト孔
上に延在しており、この充填された金属層等が表
出している。
上記のようにして溝5Aが形成されたのち、第
2図dに示すように、溝5Aを埋めるタングステ
ンの選択成長を行う。この選択成長の条件を列記
する。
成長温度(基板温度):250℃ 反応ガスおよび流量: WF6 3SCCM SiH4 3SCCM 反応ガスの分圧: 3×10-2Torr キヤリヤガスおよび流量:H2 600SCCM なお、WF6は弗化タングステン、SiH4はシラ
ンである。
上記により、溝5A底面周辺の側壁部に表出す
るSi3N4層4を核としてタングステンが選択成長
し、第2図dに示すように、溝5A内を埋める厚
さ約1μmのタングステンから成る配線層6が形
成される。
上記に引続き、通常の工程と同様にして、例え
ばPSGから成る別の層間絶縁層の形成、この層
間絶縁層に対するコンタクト孔の形成、Alから
成る上層配線層の形成および保護絶縁層の形成等
を行つて本発明の半導体装置が完成される。
なお、上記実施例においては、Si3N4層を核と
してタングステン層を選択成長させる場合を例に
説明したが、その他の高融点金属として、モリブ
デン(Mo)、チタン(Ti)、タンタル(Ta)等
を選択成長させることも可能である。これらの選
択成長に必要な気体状化合物としては、それぞ
れ、例えば、MoF6(6弗化モリブデン)、TiCl4
(4塩化チタン)、TaCl5(5塩化タンタル)を用
いることができる。
〔発明の効果〕
本発明によれば、タングステンの選択成長の核
となるSi3N4層を溝内に選択的に形成するために
特別の工程を必要とせず、また、このSi3N4
は、溝を形成するためのエツチングにおいて終点
検出手段として機能するため、溝のエツチング制
御が正確かつ容易になる。したがつて、マイグレ
ーシヨンがなく、かつ、平坦な表面を有する配線
層を備えた半導体装置の製造工程の能率を向上可
能とする効果がある。
【図面の簡単な説明】
第1図は本発明の配線層の基本的構造を示す要
部断面図、第2図は本発明の配線構造を有する半
導体装置の製造工程の実施例を説明するための要
部断面図、である。 図において、1は基板、2は素子分離絶縁層、
3は層間絶縁層、4はSi3N4層、5は絶縁層、5
Aは溝、6は配線層、である。

Claims (1)

  1. 【特許請求の範囲】 1 半導体回路素子が設けられた基板上に形成さ
    れた第1の絶縁層と、 該第1の絶縁層上に形成された第2の絶縁層
    と、 該第1および第2の絶縁層間に介在する窒化シ
    リコン層と、 所定の配線パターンに対応して少なくとも該第
    2の絶縁層を貫通するように設けられ、その有す
    る底面もしくは該底面近傍における内壁面に該窒
    化シリコン層が表出する溝と、 該溝内に表出する窒化シリコン層を核として該
    溝内を充填するように選択成長せしめられた高融
    点金属から成る配線層 とを備えたことを特徴とする半導体装置。
JP63326687A 1988-09-07 1988-12-23 半導体装置 Granted JPH02170536A (ja)

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JP63326687A JPH02170536A (ja) 1988-12-23 1988-12-23 半導体装置
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EP89116458A EP0359109B1 (en) 1988-09-07 1989-09-06 Method of manufacturing a semiconductor integrated circuit having an interconnection wire embedded in a protective layer covering the semiconductor integrated circuit
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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