JPH04321224A - コンタクトを形成する方法 - Google Patents
コンタクトを形成する方法Info
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- JPH04321224A JPH04321224A JP3280664A JP28066491A JPH04321224A JP H04321224 A JPH04321224 A JP H04321224A JP 3280664 A JP3280664 A JP 3280664A JP 28066491 A JP28066491 A JP 28066491A JP H04321224 A JPH04321224 A JP H04321224A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/7684—Smoothing; Planarisation
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、高度集積及び超高度集
積半導体デバイスの製造方法に関し、より詳細にはミク
ロン及びサブミクロンのディメンジョンを有するコンタ
クト及び相互接続バイアスを形成するための改良された
方法に関する。
積半導体デバイスの製造方法に関し、より詳細にはミク
ロン及びサブミクロンのディメンジョンを有するコンタ
クト及び相互接続バイアスを形成するための改良された
方法に関する。
【0002】
【従来技術】約1μm又はそれ未満の限定された線幅に
より特徴付けられるLSI及びVLSI製造プロセスで
、半導体基板のコンタクト及び異なったレベルの金属被
覆層間の相互接続バイアスの形成は、必然的にこのよう
な特徴を有しなければならない極端に小さいサイズのた
め、非常に重要な側面を有する。図1に示した伝統的な
アルミニウム又はアルミニウム合金のスパッタリング付
着の場合のように、金属1を付着させるために使用され
る方法がある方向性(異方性)を有する場合に、分離絶
縁層を通して形成されなければならない相互の「ホール
」が極端に減少したサイズである条件下では、ステップ
の被覆(つまりコンタクトホールの直線状側壁の被覆)
が不満足なものになり、自己増強シャドー効果を通して
コンタクトホール内の金属付着が受け入れることのでき
ないほどの薄肉化を示すことがあり、これは実際に電気
経路の遮断そうでない場合でも金属の電子の移動を促進
する電流濃度の偏りを招くことがある。他方そのような
厚さの減少は金属化層1及び半導体基板3間のパラシチ
ックなキャパシタンスを増加させて回路のスピード性能
を害することがあるため、分離絶縁層2の厚さもつまり
コンタクトホールの深さも比例的に減少させることは不
可能である。
より特徴付けられるLSI及びVLSI製造プロセスで
、半導体基板のコンタクト及び異なったレベルの金属被
覆層間の相互接続バイアスの形成は、必然的にこのよう
な特徴を有しなければならない極端に小さいサイズのた
め、非常に重要な側面を有する。図1に示した伝統的な
アルミニウム又はアルミニウム合金のスパッタリング付
着の場合のように、金属1を付着させるために使用され
る方法がある方向性(異方性)を有する場合に、分離絶
縁層を通して形成されなければならない相互の「ホール
」が極端に減少したサイズである条件下では、ステップ
の被覆(つまりコンタクトホールの直線状側壁の被覆)
が不満足なものになり、自己増強シャドー効果を通して
コンタクトホール内の金属付着が受け入れることのでき
ないほどの薄肉化を示すことがあり、これは実際に電気
経路の遮断そうでない場合でも金属の電子の移動を促進
する電流濃度の偏りを招くことがある。他方そのような
厚さの減少は金属化層1及び半導体基板3間のパラシチ
ックなキャパシタンスを増加させて回路のスピード性能
を害することがあるため、分離絶縁層2の厚さもつまり
コンタクトホールの深さも比例的に減少させることは不
可能である。
【0003】現在までの通常に適用される解決法はテー
パーを有するコンタクトをつまり垂直のステップを形成
することを避けるために開口に向かって傾くそれぞれの
ホールの側壁を有するコンタクトを形成することから成
っている。これらのテーパーを有するホールは図2に概
略的に示したようにより容易に金属で被覆することがで
きる。マスキングレジストの制御された浸食、絶縁層の
エッチング間の異方的条件の修正、高温熱処理による絶
縁物質の熱的再フローは全てコンタクトのプロフィール
にテーパーを形成するために提案された技術である。こ
れらの全ての技術は本来的に制御しにくいことに加えて
、充填密度に関して明らかな無視できない犠牲を有する
プロセスの写真食刻限界よりしばしば大きくなる全ディ
メンジョンを有するコンタクトを形成する。
パーを有するコンタクトをつまり垂直のステップを形成
することを避けるために開口に向かって傾くそれぞれの
ホールの側壁を有するコンタクトを形成することから成
っている。これらのテーパーを有するホールは図2に概
略的に示したようにより容易に金属で被覆することがで
きる。マスキングレジストの制御された浸食、絶縁層の
エッチング間の異方的条件の修正、高温熱処理による絶
縁物質の熱的再フローは全てコンタクトのプロフィール
にテーパーを形成するために提案された技術である。こ
れらの全ての技術は本来的に制御しにくいことに加えて
、充填密度に関して明らかな無視できない犠牲を有する
プロセスの写真食刻限界よりしばしば大きくなる全ディ
メンジョンを有するコンタクトを形成する。
【0004】該問題点の可能な解決法は、その技術が容
易に制御でき卓越した異方性により特徴付けられ卓越し
たステップ被覆を生成し従って高い深さ−幅比を有する
空隙も容易に充電できる化学蒸着(CVD)により付着
できる金属を使用することに基づいている。この手法で
付着できる金属性物質は例えばタングステン、チタン、
それらの合金及び窒化チタンである。アルミニウムの抵
抗に対してこれらの物質の相対的に高い抵抗を回避する
ために、これらのCVDで付着できる1又は2以上の金
属性物質で絶縁層を通って形成されるホールを充填して
これにより1又は2以上のこれらの物質を有するプラグ
の第1の部分を形成し、かつアルミニウムのような異な
った高導電性の金属性物質を使用し、かつ引続きこのよ
うに形成されたコンタクトの所望の電気接続トラックを
創造するためにマスキング及びエッチングにより限定さ
れる導電層を形成することが提案されている。物質研究
会(マテリアル・リサーチ・ソサイアティ)の1985
年研究会で提示された東芝株式会社のVLSI研究セン
ターのモリヤ・タカヒコ及びイトー・ヒトシによる「タ
ングステンの選択的CVD及びそのMOS VLSI
への適用」と題する報文に開示された第1の既知技術に
よると、図3に概略的に示したように、タングステン又
はそれと等価の金属が、金属の選択的付着を、半導体基
板及び/又は存在する金属構造及び金属化層の露出表面
上(例えばドープされた多結晶シリコンゲート構造の露
出表面上又は第1のレベルのアルミニウム金属化層上)
のみで決定することができ、実質的に絶縁性である層の
上では決定できない特別な条件下で付着される。この技
術は、金属付着物のサイト中の引き続く成長を伴う分離
絶縁層の表面上でも金属性物質の望まれない核形成を通
して付着選択性を減少させることのある表面の不純物に
対して極度に鋭敏である。更に図3に示したように、半
導体基板3及び存在する「ポリシリコン」ライン4を有
するコンタクトエリアは一般に異なったレベルにあり、
前記金属性物質の付着の核形成の初期レベルのこの差異
は、金属性物質のこのような選択的化学蒸着プロセスの
終わりにこのように形成されるプラグのそれぞれのピー
クにより到達する最終レベルで実際に再生される。分離
絶縁層2のそれぞれの隣接表面に対するプラグのピーク
のレベル間のこの差異は取り除くことが困難で、相互金
属トラックの引き続く形成に関する顕著な問題点を作り
出す。同じ技術を使用して第1のレベルと第2の金属化
レベル間のコンタクトホール(一般にバイアスとして参
照される)を充填するためにコンタクトプラグが該第1
の金属化レベル上で成長するときに、類似の問題に遭遇
する。
易に制御でき卓越した異方性により特徴付けられ卓越し
たステップ被覆を生成し従って高い深さ−幅比を有する
空隙も容易に充電できる化学蒸着(CVD)により付着
できる金属を使用することに基づいている。この手法で
付着できる金属性物質は例えばタングステン、チタン、
それらの合金及び窒化チタンである。アルミニウムの抵
抗に対してこれらの物質の相対的に高い抵抗を回避する
ために、これらのCVDで付着できる1又は2以上の金
属性物質で絶縁層を通って形成されるホールを充填して
これにより1又は2以上のこれらの物質を有するプラグ
の第1の部分を形成し、かつアルミニウムのような異な
った高導電性の金属性物質を使用し、かつ引続きこのよ
うに形成されたコンタクトの所望の電気接続トラックを
創造するためにマスキング及びエッチングにより限定さ
れる導電層を形成することが提案されている。物質研究
会(マテリアル・リサーチ・ソサイアティ)の1985
年研究会で提示された東芝株式会社のVLSI研究セン
ターのモリヤ・タカヒコ及びイトー・ヒトシによる「タ
ングステンの選択的CVD及びそのMOS VLSI
への適用」と題する報文に開示された第1の既知技術に
よると、図3に概略的に示したように、タングステン又
はそれと等価の金属が、金属の選択的付着を、半導体基
板及び/又は存在する金属構造及び金属化層の露出表面
上(例えばドープされた多結晶シリコンゲート構造の露
出表面上又は第1のレベルのアルミニウム金属化層上)
のみで決定することができ、実質的に絶縁性である層の
上では決定できない特別な条件下で付着される。この技
術は、金属付着物のサイト中の引き続く成長を伴う分離
絶縁層の表面上でも金属性物質の望まれない核形成を通
して付着選択性を減少させることのある表面の不純物に
対して極度に鋭敏である。更に図3に示したように、半
導体基板3及び存在する「ポリシリコン」ライン4を有
するコンタクトエリアは一般に異なったレベルにあり、
前記金属性物質の付着の核形成の初期レベルのこの差異
は、金属性物質のこのような選択的化学蒸着プロセスの
終わりにこのように形成されるプラグのそれぞれのピー
クにより到達する最終レベルで実際に再生される。分離
絶縁層2のそれぞれの隣接表面に対するプラグのピーク
のレベル間のこの差異は取り除くことが困難で、相互金
属トラックの引き続く形成に関する顕著な問題点を作り
出す。同じ技術を使用して第1のレベルと第2の金属化
レベル間のコンタクトホール(一般にバイアスとして参
照される)を充填するためにコンタクトプラグが該第1
の金属化レベル上で成長するときに、類似の問題に遭遇
する。
【0004】他の既知の技術によると、図4に示すよう
に、CVD付着できる金属性物質1が非選択性条件下で
付着され(ブランケット付着)て分離絶縁層2の厚さを
通して形成されるホールを完全に充填する。このブラン
ケット付着技術によると、実質的に空隙を完全に充填す
ることを確保するためには付着層の厚さをホールの幅の
半分より大きくすれば経験的に十分であり、空隙の深さ
の重要性は二次的なものである。続いて化学的に付着さ
れた金属性付着がホールの内部のみに残る(コンタクト
及び相互接続バイアス)まで図5に示すように異方性エ
ッチング(エッチバック)を行う。この第2の既知技術
の十分な説明が1987年のIEEE VLSIマル
チレベル相互接続コンフェランス(VMIC)で提示さ
れたジェン−ジアン・リー及びデニス・C・ハルトマン
による「コンタクト及びバイアス充填用のタングステン
エッチバックの研究」という報文中に含まれている。し
かし絶縁層2の表面が完全に平滑でないと、図6で指摘
しているようにそれでコンタクトと相互接続バイアスホ
ールが充填される金属性物質1の残りがステップに沿っ
てそして絶縁層の表面の平滑性の不連続部に沿って不可
避的に残る。完全に除去しないと同数の短絡経路を構成
してしまう分離絶縁層の表面上のこれらの金属残渣の完
全な除去は先行するエッチバックプロセスのエッチング
時間の30から50%の時間だけエッチバックプロセス
の終期に金属性物質1のオーバーエッチング処理を必要
とする。しかしこのようなオーバーエッチングは他方望
ましくないことに形成されたプラグのピークのレベルを
低下させ、これにより図7に示したように平滑化条件を
悪化させる。他の問題点は、非選択的なCVD付着金属
によるコンタクトホールの充填がその中心に向かうコン
タクトホールの壁面からスタートするということである
。実質的に垂直なプロフィールあるいはそれより悪くネ
ガティブなプロフィール(つまりあるアンダーカットを
有するプロフィール)を有するコンタクトの場合には、
この成長のメカニズムが図8に示すようにコンタクトホ
ールの上端付近で閉塞6を起こしその結果としてコンタ
クトプラグの内部に空隙7を残すことがある。次のオー
バーエッチングステップの間、空隙の底部はエッチング
に曝されるようになり、これは下に位置する接合領域の
偶発的なエッチングを生じさせることがある。
に、CVD付着できる金属性物質1が非選択性条件下で
付着され(ブランケット付着)て分離絶縁層2の厚さを
通して形成されるホールを完全に充填する。このブラン
ケット付着技術によると、実質的に空隙を完全に充填す
ることを確保するためには付着層の厚さをホールの幅の
半分より大きくすれば経験的に十分であり、空隙の深さ
の重要性は二次的なものである。続いて化学的に付着さ
れた金属性付着がホールの内部のみに残る(コンタクト
及び相互接続バイアス)まで図5に示すように異方性エ
ッチング(エッチバック)を行う。この第2の既知技術
の十分な説明が1987年のIEEE VLSIマル
チレベル相互接続コンフェランス(VMIC)で提示さ
れたジェン−ジアン・リー及びデニス・C・ハルトマン
による「コンタクト及びバイアス充填用のタングステン
エッチバックの研究」という報文中に含まれている。し
かし絶縁層2の表面が完全に平滑でないと、図6で指摘
しているようにそれでコンタクトと相互接続バイアスホ
ールが充填される金属性物質1の残りがステップに沿っ
てそして絶縁層の表面の平滑性の不連続部に沿って不可
避的に残る。完全に除去しないと同数の短絡経路を構成
してしまう分離絶縁層の表面上のこれらの金属残渣の完
全な除去は先行するエッチバックプロセスのエッチング
時間の30から50%の時間だけエッチバックプロセス
の終期に金属性物質1のオーバーエッチング処理を必要
とする。しかしこのようなオーバーエッチングは他方望
ましくないことに形成されたプラグのピークのレベルを
低下させ、これにより図7に示したように平滑化条件を
悪化させる。他の問題点は、非選択的なCVD付着金属
によるコンタクトホールの充填がその中心に向かうコン
タクトホールの壁面からスタートするということである
。実質的に垂直なプロフィールあるいはそれより悪くネ
ガティブなプロフィール(つまりあるアンダーカットを
有するプロフィール)を有するコンタクトの場合には、
この成長のメカニズムが図8に示すようにコンタクトホ
ールの上端付近で閉塞6を起こしその結果としてコンタ
クトプラグの内部に空隙7を残すことがある。次のオー
バーエッチングステップの間、空隙の底部はエッチング
に曝されるようになり、これは下に位置する接合領域の
偶発的なエッチングを生じさせることがある。
【0005】依然として製造されているウエファの先端
を平滑にするための改良された条件で、蒸気相から化学
的に付着された金属性物質のコンタクトプラグを形成す
るためのプロセスを提供する必要性がある。
を平滑にするための改良された条件で、蒸気相から化学
的に付着された金属性物質のコンタクトプラグを形成す
るためのプロセスを提供する必要性がある。
【0006】
【発明の概要】この目的は本発明の対象である改良され
た方法により完全に満足される。本発明によると、基本
的には蒸気相から化学的に付着されるコンタクト及び相
互接続バイアスのホールを充填する金属性物質のマトリ
クスブランケット層は、従来プロセスと同様に、第1に
それを通してコンタクト及び相互接続バイアス用に必要
なホールが意図的に形成された絶縁層の表面が露出する
まで異方的にエッチバックされる。この時点で、そのた
めに分離絶縁層を通してコンタクト及び/又はバイアス
のホールを限定するために実際に使用されるマスクから
容易に「誘導」される実質的にさほど重要でないマスク
が使用される付加的なマスキングステップを通して、こ
の時点で分離絶縁層のそれぞれの隣接する表面と実質的
に同一平面状になっている金属プラグのピークは、絶縁
層の表面上に残されることのあるマトリクス層の金属性
分離の残渣の引き続くオーバーエッチングの間金属プラ
グのピークを効果的にマスクすることのできるレジスト
の「キャップ」によりマスクされる。本発明は、異なっ
たレベルの金属化層間のコンタクトを充填するプラグの
製造にも適用できる。
た方法により完全に満足される。本発明によると、基本
的には蒸気相から化学的に付着されるコンタクト及び相
互接続バイアスのホールを充填する金属性物質のマトリ
クスブランケット層は、従来プロセスと同様に、第1に
それを通してコンタクト及び相互接続バイアス用に必要
なホールが意図的に形成された絶縁層の表面が露出する
まで異方的にエッチバックされる。この時点で、そのた
めに分離絶縁層を通してコンタクト及び/又はバイアス
のホールを限定するために実際に使用されるマスクから
容易に「誘導」される実質的にさほど重要でないマスク
が使用される付加的なマスキングステップを通して、こ
の時点で分離絶縁層のそれぞれの隣接する表面と実質的
に同一平面状になっている金属プラグのピークは、絶縁
層の表面上に残されることのあるマトリクス層の金属性
分離の残渣の引き続くオーバーエッチングの間金属プラ
グのピークを効果的にマスクすることのできるレジスト
の「キャップ」によりマスクされる。本発明は、異なっ
たレベルの金属化層間のコンタクトを充填するプラグの
製造にも適用できる。
【0007】
【図面の説明】本発明の異なった態様及び利点が以下の
説明及び図面の参照により更に容易に理解されるであろ
う。図1から3及び図4から8は既述の通り、従来技術
に従ってコンタクト及び相互接続バイアスを形成するた
めの異なったプロセスを概略的に示すものである。図9
から14の一連の図面は、本発明の対象である改良され
た方法を概略的に示すものである。相互の参照を容易に
するために、全ての図面で同じパーツ又はその等価物は
同じ符号で示されている。更にその特別な技術的問題及
び解決法の例示に厳密には適切でない集積構造の部材で
図面を過度に煩雑にすることを避けるために、それらは
当業者により必要に応じて確実に適切に考慮されること
であるため、それらは単に省略されるか説明しない。
説明及び図面の参照により更に容易に理解されるであろ
う。図1から3及び図4から8は既述の通り、従来技術
に従ってコンタクト及び相互接続バイアスを形成するた
めの異なったプロセスを概略的に示すものである。図9
から14の一連の図面は、本発明の対象である改良され
た方法を概略的に示すものである。相互の参照を容易に
するために、全ての図面で同じパーツ又はその等価物は
同じ符号で示されている。更にその特別な技術的問題及
び解決法の例示に厳密には適切でない集積構造の部材で
図面を過度に煩雑にすることを避けるために、それらは
当業者により必要に応じて確実に適切に考慮されること
であるため、それらは単に省略されるか説明しない。
【0008】
【好ましい態様の説明】基本的に半導体ウエファ中の集
積デバイスの製造プロセスはいわゆる「コンタクトの開
口」まで完全に従来の一連のステップに従うようにする
。この後者のステップはそれを通して分離絶縁層の表面
に付着されるレジスト層が露出する好適なCONTAC
Tマスクを利用するコンタクトエリアの写真食刻限定を
通して通常行われる。マスキングレジスト構造の開口を
通して、分離絶縁層が通常RIEプラズマ中でコンタク
トすべき下に位置する層の表面が露出するまで異方的に
エッチングされる。該層は先行して形成された導電層例
えばドープされた多結晶シリコンゲートラインの表面だ
けでなく半導体基板の表面も含む。当業者には周知のよ
うに、習慣的に重なった絶縁層のエッチングの間イオン
衝撃による単結晶半導体基板のコンタクト領域の過度の
ダメージを防止することができあるいはダメージを受け
た結晶基板の表面部分を除去できる(コンタクト表面の
剥離)技術を使用できる。これらの製造ステップの終期
における製造中のウエファの典型的な微細断面が図9に
示され、ここで3は単結晶半導体基板を示し、2は分離
絶縁層を示し、4は通常ドープされた多結晶シリコン又
は多結晶シリコン及び超硬合金珪化物二重層の既存のゲ
ートラインであり、1aは半導体基板3に対応するコン
タクトと第1のレベルの金属化層に属する導電層4と対
応する相互接続バイアスを形成するために分離絶縁層2
の厚さを通して形成された対応するホールを示している
。
積デバイスの製造プロセスはいわゆる「コンタクトの開
口」まで完全に従来の一連のステップに従うようにする
。この後者のステップはそれを通して分離絶縁層の表面
に付着されるレジスト層が露出する好適なCONTAC
Tマスクを利用するコンタクトエリアの写真食刻限定を
通して通常行われる。マスキングレジスト構造の開口を
通して、分離絶縁層が通常RIEプラズマ中でコンタク
トすべき下に位置する層の表面が露出するまで異方的に
エッチングされる。該層は先行して形成された導電層例
えばドープされた多結晶シリコンゲートラインの表面だ
けでなく半導体基板の表面も含む。当業者には周知のよ
うに、習慣的に重なった絶縁層のエッチングの間イオン
衝撃による単結晶半導体基板のコンタクト領域の過度の
ダメージを防止することができあるいはダメージを受け
た結晶基板の表面部分を除去できる(コンタクト表面の
剥離)技術を使用できる。これらの製造ステップの終期
における製造中のウエファの典型的な微細断面が図9に
示され、ここで3は単結晶半導体基板を示し、2は分離
絶縁層を示し、4は通常ドープされた多結晶シリコン又
は多結晶シリコン及び超硬合金珪化物二重層の既存のゲ
ートラインであり、1aは半導体基板3に対応するコン
タクトと第1のレベルの金属化層に属する導電層4と対
応する相互接続バイアスを形成するために分離絶縁層2
の厚さを通して形成された対応するホールを示している
。
【0009】次いで、分離絶縁層2の厚さを通して形成
されるホールの完全な充填を確保するために十分な厚さ
を有し前記ホールのそれぞれの底部表面とのつまり半導
体基板表面又は導電層4の表面との電気的な接続を確立
する例えばタングステン製の金属性マトリクス層1が図
10に概略的に示したように化学蒸着(CVD)により
付着される。マトリクス層1は均一つまり完全にタング
ステンのみであっても、あるいは接着特性を改良しかつ
コンタクト抵抗を減少させかつ接合へのダメージを防止
するために、前記マトリクス層は、これもCVDで付着
されるチタン合金、タングステン合金、チタン、チタン
─タングステン合金、窒化チタン及びこれらの混合物か
ら成る群に属する金属性物質の導電性予備層又は互いに
交互に配置されたこれらの物質の複数層を含んで成って
いてもよい。特別に好ましい予備層はチタンの第1層上
に窒化チタンの第2層が付着した全厚が100 から1
50 nmの層である。それ自身複数層であってもよい
このような予備層上に、コンタクトホールを完全に充填
するために十分な厚さのタングステンの層をCVDで付
着してもよい。コンタクトの幅が0.8 μmであると
、マトリクス層は0.5 から0.8 μmの包括的な
全厚を有することができる。
されるホールの完全な充填を確保するために十分な厚さ
を有し前記ホールのそれぞれの底部表面とのつまり半導
体基板表面又は導電層4の表面との電気的な接続を確立
する例えばタングステン製の金属性マトリクス層1が図
10に概略的に示したように化学蒸着(CVD)により
付着される。マトリクス層1は均一つまり完全にタング
ステンのみであっても、あるいは接着特性を改良しかつ
コンタクト抵抗を減少させかつ接合へのダメージを防止
するために、前記マトリクス層は、これもCVDで付着
されるチタン合金、タングステン合金、チタン、チタン
─タングステン合金、窒化チタン及びこれらの混合物か
ら成る群に属する金属性物質の導電性予備層又は互いに
交互に配置されたこれらの物質の複数層を含んで成って
いてもよい。特別に好ましい予備層はチタンの第1層上
に窒化チタンの第2層が付着した全厚が100 から1
50 nmの層である。それ自身複数層であってもよい
このような予備層上に、コンタクトホールを完全に充填
するために十分な厚さのタングステンの層をCVDで付
着してもよい。コンタクトの幅が0.8 μmであると
、マトリクス層は0.5 から0.8 μmの包括的な
全厚を有することができる。
【0010】CVDで付着された金属性マトリクス層1
の真の組成がいずれであろうと同じマトリクス層は分離
絶縁層2の表面から正確に除去されなければならない。 これは、通常無定形酸化物(例えばガラス)である分離
層2の絶縁性物質に対してマトリクス層1の金属性物質
のエッチング選択性のある度合いを確保するために適し
たプラズマ組成物を使用することにより第1のRIEプ
ラズマ異方性エッチバックステップにより行うことがで
きる。マトリクス層が完全にタングステンで形成されて
いる場合には下に位置する分離絶縁層2の表面が露出す
るまで、タングステンの充填層の前にそのような予備層
が付着している場合にはタングステンとは異なった金属
性物質の最終的な予備層の表面が露出するまで、SF6
+O2 の混合物をタングステンの充填層のこのRI
Eエッチバックステップ用として都合良く使用すること
ができる。両方の場合にエッチングを停止する条件は当
業者に周知な一般技術に従ってRIEリアクタチャンバ
からの反応生成溶出物の分析を通して容易に決定するこ
とができる。このタングステンの充填マトリクス層の第
1のエッチバックは上述の「コンタクト及びバイアス充
填用のタングステンエッチバックの研究」という報文中
で述べられているように実施してもよい。特にこのエッ
チバックは幾つかのステップで、例えば前記報文中に述
べられているようにSF6 +CBrF3 の混合物中
、又はSF6 +Ar+Cl2 の混合物中で実施して
、タングステンの下に位置する物質の累進的な露出の後
のエッチバックのピリオドの終期にいわゆる負荷効果の
結果として生ずるタングステンプラグのピークの望まし
くない低下を避けることができる。この時点でプラグ1
のタングステンのピークは図11に概略的に示す通り分
離絶縁層2の相対隣接する表面(あるいはタングステン
の充填層の付着前に金属性予備層が予備形成されている
ならば該金属予備層の表面と)と実質的に共平面的であ
る。両方の場合タングステンの残渣が図11に1rで示
したように、表面の完全な平面性からの回避できない不
連続性に沿った下に位置する層の表面上に残る。
の真の組成がいずれであろうと同じマトリクス層は分離
絶縁層2の表面から正確に除去されなければならない。 これは、通常無定形酸化物(例えばガラス)である分離
層2の絶縁性物質に対してマトリクス層1の金属性物質
のエッチング選択性のある度合いを確保するために適し
たプラズマ組成物を使用することにより第1のRIEプ
ラズマ異方性エッチバックステップにより行うことがで
きる。マトリクス層が完全にタングステンで形成されて
いる場合には下に位置する分離絶縁層2の表面が露出す
るまで、タングステンの充填層の前にそのような予備層
が付着している場合にはタングステンとは異なった金属
性物質の最終的な予備層の表面が露出するまで、SF6
+O2 の混合物をタングステンの充填層のこのRI
Eエッチバックステップ用として都合良く使用すること
ができる。両方の場合にエッチングを停止する条件は当
業者に周知な一般技術に従ってRIEリアクタチャンバ
からの反応生成溶出物の分析を通して容易に決定するこ
とができる。このタングステンの充填マトリクス層の第
1のエッチバックは上述の「コンタクト及びバイアス充
填用のタングステンエッチバックの研究」という報文中
で述べられているように実施してもよい。特にこのエッ
チバックは幾つかのステップで、例えば前記報文中に述
べられているようにSF6 +CBrF3 の混合物中
、又はSF6 +Ar+Cl2 の混合物中で実施して
、タングステンの下に位置する物質の累進的な露出の後
のエッチバックのピリオドの終期にいわゆる負荷効果の
結果として生ずるタングステンプラグのピークの望まし
くない低下を避けることができる。この時点でプラグ1
のタングステンのピークは図11に概略的に示す通り分
離絶縁層2の相対隣接する表面(あるいはタングステン
の充填層の付着前に金属性予備層が予備形成されている
ならば該金属予備層の表面と)と実質的に共平面的であ
る。両方の場合タングステンの残渣が図11に1rで示
したように、表面の完全な平面性からの回避できない不
連続性に沿った下に位置する層の表面上に残る。
【0011】次いでエッチバック処理はこの時点で中断
され、通常のステップの順序とは異なり、ウエファが付
加的なマスキングステップに置かれる。この付加的なマ
スキングステップでは、コンタクトエリアを限定するた
めに使用されたCONTACTマスク自身から都合良く
誘導される特別の専用マスクを使用することができる。 この誘導された付加的なマスクはフィールドインバージ
ョン(電界反転)により容易に得ることができ、つまり
それはCONTACTマスクの実質的な「ネガティブ」
なコピーである。しかしより好ましくはCONTACT
マスクから誘導されるこの第2のマスクの調製の間、マ
スクを通してレジストを露出するために使用される光学
装置の典型的な整列ミスに相当する「マグニフィケーシ
ョン」である特徴の拡大が意図的に行われる。例えば0
.8 μmのプロセスではこの拡大は0.3 〜0.4
μmとすることができる。レジストを露出するための
CONTACTマスクからそのように誘導されるこの付
加的マスクを使用することにより、図12に概略的に示
したようにそれに隣接する絶縁層2の表面(それが存在
するならば予備層の表面)と共平面的なプラグ1のタン
グステンピークの完全なマスキングをレジストのキャッ
プ5で達成できる。
され、通常のステップの順序とは異なり、ウエファが付
加的なマスキングステップに置かれる。この付加的なマ
スキングステップでは、コンタクトエリアを限定するた
めに使用されたCONTACTマスク自身から都合良く
誘導される特別の専用マスクを使用することができる。 この誘導された付加的なマスクはフィールドインバージ
ョン(電界反転)により容易に得ることができ、つまり
それはCONTACTマスクの実質的な「ネガティブ」
なコピーである。しかしより好ましくはCONTACT
マスクから誘導されるこの第2のマスクの調製の間、マ
スクを通してレジストを露出するために使用される光学
装置の典型的な整列ミスに相当する「マグニフィケーシ
ョン」である特徴の拡大が意図的に行われる。例えば0
.8 μmのプロセスではこの拡大は0.3 〜0.4
μmとすることができる。レジストを露出するための
CONTACTマスクからそのように誘導されるこの付
加的マスクを使用することにより、図12に概略的に示
したようにそれに隣接する絶縁層2の表面(それが存在
するならば予備層の表面)と共平面的なプラグ1のタン
グステンピークの完全なマスキングをレジストのキャッ
プ5で達成できる。
【0012】レジストキャップ5によりコンタクトプラ
グ1のタングステンのピークをそのようにマスクした後
、先行するエッチバックの条件と類似する条件で動作し
ながらより好ましくはエッチング条件を修正してエッチ
ングの異方性を減少させかつ分離層2を形成する絶縁性
物質(酸化物)に対する選択性を増加させながら、RI
Eプラズマ中のタングステン残渣のオーバーエッチング
を行う。このためにはその残渣を除去するためのタング
ステン充填のこの第2のマスクされたエッチバックをS
F6 +Cl2 +Arの混合物中で及び/又は第1の
エッチバックステップより圧力を減少させて実施するこ
とが有用である。この第2のマスクされたエッチングス
テップはタングステン残渣の完全な除去が達成されるま
で行い、あるいは最終的な接着予備層の任意の下に位置
する金属性物質も完全に除去されるまで最終的に継続し
てもよい。タングステンともし存在するならば最終的な
接着金属性予備層のこのマスクされたオーバーエッチン
グステップの終期には、ウエファはそれ自身実質的に図
13に示されたようになる。第1のタングステン層及び
第2の窒化チタン層により構成され全厚が約100 〜
150 nmである接着予備層が形成されると、マトリ
クス層の予備層物質の完全な除去までCl2 プラズマ
中でエッチングを継続することにより全てのタングステ
ン残渣を除去した後にこの複数層から成る予備層を容易
に除去することができる。
グ1のタングステンのピークをそのようにマスクした後
、先行するエッチバックの条件と類似する条件で動作し
ながらより好ましくはエッチング条件を修正してエッチ
ングの異方性を減少させかつ分離層2を形成する絶縁性
物質(酸化物)に対する選択性を増加させながら、RI
Eプラズマ中のタングステン残渣のオーバーエッチング
を行う。このためにはその残渣を除去するためのタング
ステン充填のこの第2のマスクされたエッチバックをS
F6 +Cl2 +Arの混合物中で及び/又は第1の
エッチバックステップより圧力を減少させて実施するこ
とが有用である。この第2のマスクされたエッチングス
テップはタングステン残渣の完全な除去が達成されるま
で行い、あるいは最終的な接着予備層の任意の下に位置
する金属性物質も完全に除去されるまで最終的に継続し
てもよい。タングステンともし存在するならば最終的な
接着金属性予備層のこのマスクされたオーバーエッチン
グステップの終期には、ウエファはそれ自身実質的に図
13に示されたようになる。第1のタングステン層及び
第2の窒化チタン層により構成され全厚が約100 〜
150 nmである接着予備層が形成されると、マトリ
クス層の予備層物質の完全な除去までCl2 プラズマ
中でエッチングを継続することにより全てのタングステ
ン残渣を除去した後にこの複数層から成る予備層を容易
に除去することができる。
【0013】マスキングレジストを取り除いた後の製造
中のウエファの表面は図14に概略的に示す通りであり
、ここで分離絶縁層2の表面の金属性残渣の完全な除去
を、コンタクト及び/又は相互接続バイアスの前もって
形成されたプラグのタングステンピークをそれに相対的
に隣接する分離絶縁層の表面のレベルより下に低下させ
ることなく行うことができ、コンタクト及び相互接続バ
イアスのピークの相対レベルの完全な均一性も確保され
る。改良された「共平面性」は高導電性金属性物質のト
ラックの引き続く付着及び限定のため及びその上に形成
される他の層のための条件をプロセスの歩留り及び信頼
性に対する正の反映を持つよう決定的に改良する。
中のウエファの表面は図14に概略的に示す通りであり
、ここで分離絶縁層2の表面の金属性残渣の完全な除去
を、コンタクト及び/又は相互接続バイアスの前もって
形成されたプラグのタングステンピークをそれに相対的
に隣接する分離絶縁層の表面のレベルより下に低下させ
ることなく行うことができ、コンタクト及び相互接続バ
イアスのピークの相対レベルの完全な均一性も確保され
る。改良された「共平面性」は高導電性金属性物質のト
ラックの引き続く付着及び限定のため及びその上に形成
される他の層のための条件をプロセスの歩留り及び信頼
性に対する正の反映を持つよう決定的に改良する。
【0014】例えばコンタクトのタングステン充填と異
なった物質の接着予備層、タングステン残渣を除去する
ための第2のマスクされたオーバーエッチングも、絶縁
層の表面に予備層物質を残したまま全タングステン残渣
の除去を確保したのちに、止めることができる。この場
合この予備層の除去は、引続き付着される金属化層の限
定エッチングステップの終期に起こり、該層は、アルミ
ニウム又はアルミニウム合金又は銅又は銅合金であるこ
とができ、あるいは絶縁分離層上でコンタクト及び/又
はバイアスプラグを接続する導電性トラックを形成する
ために、アルミニウム、及びチタンやタングステンのよ
うな超硬合金の複数層により構成されることができる。
なった物質の接着予備層、タングステン残渣を除去する
ための第2のマスクされたオーバーエッチングも、絶縁
層の表面に予備層物質を残したまま全タングステン残渣
の除去を確保したのちに、止めることができる。この場
合この予備層の除去は、引続き付着される金属化層の限
定エッチングステップの終期に起こり、該層は、アルミ
ニウム又はアルミニウム合金又は銅又は銅合金であるこ
とができ、あるいは絶縁分離層上でコンタクト及び/又
はバイアスプラグを接続する導電性トラックを形成する
ために、アルミニウム、及びチタンやタングステンのよ
うな超硬合金の複数層により構成されることができる。
【図1】従来の方法によるコンタクト及び相互接続バイ
アスを形成するための一例を示す概略断面図、
アスを形成するための一例を示す概略断面図、
【図2】
従来の他の方法によるコンタクト及び相互接続バイアス
を形成するための一例を示す概略断面図、
従来の他の方法によるコンタクト及び相互接続バイアス
を形成するための一例を示す概略断面図、
【図3】従来
の更に他の方法によるコンタクト及び相互接続バイアス
を形成するための一例を示す概略断面図、
の更に他の方法によるコンタクト及び相互接続バイアス
を形成するための一例を示す概略断面図、
【図4】図4
から図7までは従来法によるコンタクト及び相互接続バ
イアスを形成するための一連のステップの工程を例示し
、図4は該工程の第1ステップを示す概略断面図、
から図7までは従来法によるコンタクト及び相互接続バ
イアスを形成するための一連のステップの工程を例示し
、図4は該工程の第1ステップを示す概略断面図、
【図5】上記工程の第2ステップを示す概略断面図、
【
図6】上記工程の第3ステップを示す概略断面図、
図6】上記工程の第3ステップを示す概略断面図、
【図
7】上記工程の第4ステップを示す概略断面図、
7】上記工程の第4ステップを示す概略断面図、
【図8
】上記工程の問題点を示す概略断面図、
】上記工程の問題点を示す概略断面図、
【図9】図9か
ら図14までは本発明の一態様によるコンタクト及び相
互接続バイアスを形成するための一連のステップの工程
を例示し、図9は該工程の第1ステップを示す概略断面
図、
ら図14までは本発明の一態様によるコンタクト及び相
互接続バイアスを形成するための一連のステップの工程
を例示し、図9は該工程の第1ステップを示す概略断面
図、
【図10】上記工程の第2ステップを示す概略断面図、
【図11】上記工程の第3ステップを示す概略断面図、
【図12】上記工程の第4ステップを示す概略断面図、
【図13】上記工程の第5ステップを示す概略断面図、
【図14】上記工程の第6ステップを示す概略断面図。
Claims (8)
- 【請求項1】 少なくとも蒸気相から化学的に付着さ
れた第1の金属性物質の充填層を含んで成る金属性マト
リクス層の化学蒸着により半導体基板上及び/又は第1
の導電層上に形成された絶縁物質の分離層を通して形成
されたコンタクト及び/又はバイアスホールを充填する
ことにより金属性物質の導電性プラグを形成し、それぞ
れのホール内に前記導電性プラグを残しながら前記絶縁
物質の分離層の表面からそれを除去するために前記化学
蒸着マトリクス層をエッチバックすることを含んで成り
、半導体基板及び/又は前記第1の導電層と該第1の導
電層より高いレベルに形成される第2の導電層間の相互
接続バイアスとのコンタクトを形成する方法において、
前記化学蒸着された金属性マトリクス層の前記絶縁物質
の分離層の表面からの除去が、前記第1の充填金属性物
質を前記ホール内及び前記表面の平面性からの不連続部
に沿って残しながら、その上に前記第1の金属性物質が
付着した下に位置する絶縁物質の表面が露出するまで前
記化学蒸着された第1の金属性物質の前記充填層を異方
的にエッチバックし、前記導電性プラグの前記第1充填
金属性物質のピークをマスクし、前記下に位置する絶縁
物質のマスクされていない表面上に存在するその残渣を
除去するために前記第1の金属性物質をオーバーエッチ
バックする、各ステップを含んで成る工程により行われ
ることを特徴とする方法。 - 【請求項2】 前記オーバーエッチングが、前記第1
のエッチバックステップと比較して、減少した異方性、
及び前記マトリクス層の前記第1の金属性物質の前記分
離層の前記絶縁物質に対する増加したエッチング選択性
の条件の下に行われる請求項1に記載の方法。 - 【請求項3】 前記導電性プラグのピークのマスキン
グが、前記露出表面上にレジスト層を付着させ、前記絶
縁物質の分離層を通して形成されかつレジストの露出用
に使用される露出装置の典型的な配列ミスと等しい量の
マスクプロフィールの電界反転及び拡大により前記マス
クから誘導される前記ホールを限定するために使用され
たマスクに対して実質的に電界反転したマスクを通して
前記レジストを露出させることにより行われる請求項1
に記載の方法。 - 【請求項4】 蒸気相から化学蒸着される第1の金属
性物質がタングステンである請求項1に記載の方法。 - 【請求項5】 前記マトリクス層が、少なくとも、タ
ングステンと異なりチタン、チタン及びタングステン合
金、窒化チタン及びこれらの混合物から成る群から選択
される金属性物質又はそれらの複数層であり、前記ホー
ルの底部の前記半導体基板及び/又は前記第1の導電層
のコンタクト表面上に蒸気層から直接化学的に付着され
た予備層、及び蒸気相から化学的に蒸着されたタングス
テンの充填層により構成されている請求項4に記載の方
法。 - 【請求項6】 第1のエッチバックがSF6 及びO
2 の混合物のプラズマ中で実施されるRIEにより行
われる請求項1に記載の方法。 - 【請求項7】 タングステンの前記第1のエッチバッ
クが、SF6 +CBrF3 、SF6 +Cl2 +
Ar及びSF6 +O2 から成る混合物の群から選択
される混合物のプラズマ中で実施されるRIEにより行
われ、前記オーバーエッチングが中でSF6 +Cl2
+Ar及びCl2 から成る群から選択されるプラズ
マ中で実施されるRIEにより行われる請求項5に記載
の方法。 - 【請求項8】 前記オーバーエッチングが、前記予備
層の物質が前記絶縁物質の分離層のマスクされていない
表面から完全に除去されるまで継続する請求項7に記載
の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP90830428A EP0478871B1 (en) | 1990-10-01 | 1990-10-01 | Formation of contact plugs by blanket CVD deposition and etchback |
IT90830428.0 | 1990-10-01 |
Publications (1)
Publication Number | Publication Date |
---|---|
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---|---|---|---|---|
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Families Citing this family (24)
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---|---|---|---|---|
US5387550A (en) * | 1992-02-07 | 1995-02-07 | Micron Technology, Inc. | Method for making a fillet for integrated circuit metal plug |
DE69216223T2 (de) * | 1992-07-15 | 1997-07-10 | Sgs Thomson Microelectronics | Verfahren zum Messen des Grades der Planheit einer dielektrischen Schicht in einer integrierten Schaltung und integrierter Schaltung mit einer Anordnung zur Durchführung dieses Verfahrens |
KR970007831B1 (ko) * | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 금속선과 콘택 플러그의 동시 형성방법 |
US5567650A (en) * | 1994-12-15 | 1996-10-22 | Honeywell Inc. | Method of forming tapered plug-filled via in electrical interconnection |
DE69527344T2 (de) | 1994-12-29 | 2003-02-27 | St Microelectronics Inc | Verfahren zur Herstellung einer Halbleiterverbindungsstruktur |
KR100187666B1 (ko) * | 1995-02-24 | 1999-06-01 | 김주용 | 반도체 소자의 텅스텐 플러그 형성방법 |
US5496773A (en) * | 1995-04-28 | 1996-03-05 | Micron Technology, Inc. | Semiconductor processing method of providing an electrically conductive interconnecting plug between an elevationally inner electrically conductive node and an elevationally outer electrically conductive node |
US5631179A (en) * | 1995-08-03 | 1997-05-20 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing metallic source line, self-aligned contact for flash memory devices |
US5747383A (en) * | 1995-09-05 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company Ltd | Method for forming conductive lines and stacked vias |
US5589413A (en) * | 1995-11-27 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned bit-line during EPROM fabrication |
US5776824A (en) * | 1995-12-22 | 1998-07-07 | Micron Technology, Inc. | Method for producing laminated film/metal structures for known good die ("KG") applications |
US5618384A (en) * | 1995-12-27 | 1997-04-08 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for forming residue free patterned conductor layers upon high step height integrated circuit substrates using reflow of photoresist |
US5656545A (en) * | 1996-02-26 | 1997-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd | Elimination of tungsten dimple for stacked contact or via application |
JP3897372B2 (ja) * | 1996-03-01 | 2007-03-22 | 芝浦メカトロニクス株式会社 | 金属膜のエッチング方法 |
JP3215320B2 (ja) * | 1996-03-22 | 2001-10-02 | 株式会社東芝 | 半導体装置の製造方法 |
US5981385A (en) * | 1997-01-27 | 1999-11-09 | Taiwan Semiconductor Manufacturing Company Ltd. | Dimple elimination in a tungsten etch back process by reverse image patterning |
US6051502A (en) * | 1997-10-20 | 2000-04-18 | Micron Technology, Inc. | Methods of forming conductive components and methods of forming conductive lines |
KR100268459B1 (ko) * | 1998-05-07 | 2000-10-16 | 윤종용 | 반도체 장치의 콘택 플러그 형성 방법 |
US6133145A (en) * | 1998-10-09 | 2000-10-17 | Taiwan Semiconductor Manufacturing Company | Method to increase the etch rate selectivity between metal and photoresist via use of a plasma treatment |
US6156642A (en) * | 1999-03-23 | 2000-12-05 | United Microelectronics Corp. | Method of fabricating a dual damascene structure in an integrated circuit |
US6248643B1 (en) * | 1999-04-02 | 2001-06-19 | Vanguard International Semiconductor Corporation | Method of fabricating a self-aligned contact |
US6376361B1 (en) | 1999-10-18 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Method to remove excess metal in the formation of damascene and dual interconnects |
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DE102006031354A1 (de) * | 2006-07-06 | 2008-01-17 | BSH Bosch und Siemens Hausgeräte GmbH | Verfahren zum Betreiben einer Waschmaschine und hierfür geeignete Waschmaschine |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4541169A (en) * | 1984-10-29 | 1985-09-17 | International Business Machines Corporation | Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip |
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JPS62216224A (ja) * | 1986-03-17 | 1987-09-22 | Fujitsu Ltd | タングステンの選択成長方法 |
EP0245627A1 (de) * | 1986-05-12 | 1987-11-19 | Siemens Aktiengesellschaft | Verfahren zum Auffüllen von in Isolationsschichten geätzten Kontaktlöchern mit Wolfram bei der Herstellung von höchstintegrierten Halbleiterschaltungen |
US4818334A (en) * | 1988-03-15 | 1989-04-04 | General Electric Company | Method of etching a layer including polysilicon |
US5035768A (en) * | 1989-11-14 | 1991-07-30 | Intel Corporation | Novel etch back process for tungsten contact/via filling |
US5077236A (en) * | 1990-07-02 | 1991-12-31 | Samsung Electronics Co., Ltd. | Method of making a pattern of tungsten interconnection |
-
1990
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0837237A (ja) * | 1993-12-30 | 1996-02-06 | Hyundai Electron Ind Co Ltd | 半導体素子の多層金属配線形成方法 |
JPH09167801A (ja) * | 1995-11-15 | 1997-06-24 | Hyundai Electron Ind Co Ltd | 半導体素子のタングステンプラグ形成方法 |
US5930670A (en) * | 1995-11-15 | 1999-07-27 | Hyundai Electronics Industries, Co., Ltd. | Method of forming a tungsten plug of a semiconductor device |
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