KR920006573B1 - 보호층내에 배선을 매설한 반도체 직접회로의 제조방법 - Google Patents

보호층내에 배선을 매설한 반도체 직접회로의 제조방법 Download PDF

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Abstract

내용 없음.

Description

보호층내에 배선을 매설한 반도체 직접회로의 제조방법
제1도는 본 발명의 적용가능한 집적회로의 일부를 나타내는 사시도,
제2(a) 내지 (j)도는 본 발명의 제 1실시예에 따라 제1도의 구조를 형성시키는 여러가지 단계를 도시한 단면도,
제3(a) 내지 (h)도는 본 발명의 제2실시예에 따라 제1도의 구조를 형성시키는 여러가지 단계를 도시한 단면도,
제4(a) 내지 (j)도는 본 발명의 제3실시예에 따라 제1도의 구조를 형성시키는 여러가지 단계를 도시한 단면도, 및
제5(a) 내지 (d)도는 본 발명의 제4실시예에 따라 제1도의 구조를 형성시키는 여러가지 단계를 도시한 단면도.
본 발명은 반도체 집적회로의 배선에 관한 것으로서, 특히 집적회로내의 반도체장치를 커버하는 절연층내에 형성된 홈안에 내화성 금속을 성장시켜 반도체장치가 홈을 채우는 내화성금속의 와이어로 접속되는 방법에 관한 것이다.
일반적으로 알루미늄이 종래 집적회로에서 여러 반도체장치를 접속시키는데 사용된다. 집적회로에서는 원하는 회로를 얻기위해 포스포실리케이트그라스(PSG) 또는 실리카(SiO2) 및 전기적 배선이 반도체장치에 대응하여 절연층위에 구비된 접촉홀을 통해 만들어지는 것처럼 절연층밑에 반도체 장치가 매입된다. 전기배선처럼 일반적인 설치공정에서는 알루미늄층이 접촉홀을 포함하는 절연층위에 부착되고, 부착된 알루미늄층은 에칭으로 패턴형성된다. 알루미늄은 낮은 저항과 절연층 하부와의 견고한 접촉때문에 바람직하다.
그러나, 알루미늄 배선은 전자이동이 쉽다는 문제가 있다. 결과적으로 배선에 사용된 알루미늄 와이어의 두께나 폭이 감소될때 특히 전기적인 연결이 이루어질수 없다는 실제적인 위험이 있다. 미래를 위해 현재 연구되는 대규모 집적회로(VLSI)가 약 0.4μm이하의 도체 폭을 사용한다. 게다가, 매우 미세한 알루미늄 와이어는 공지된 바와같이 스트레스를 가하면 부서진다. 더욱이 충분히 낮은 저항치와 충분히 낮은 전류밀도를 보존하기 위하여 와이어의 길이는 약 1μm이하고 줄일수 없으므로 와이어는 전기적인 비안정성 뿐만 아니라 기계적인 비안정을 확실하게 없앨수 있는 매우 큰 종횡비 또는 길이/폭 비율을 가져야만 한다.
특히, 보호용의 높은 종횡비를 가진 도체 스트립을 커버하기 위하여 PSG의 보호층과 같은 것이 절연층위에 제공될때, 부착된 보호층은 도체 스트립하부에 대응하여 기복되는 표면을 가지려한다. 그와 관련하여 절연층으로부터 상부로 연장하는 도체 스트립의 상부가 충분히 커버되지 않거나 노출된다는 실제 위험이 있다. 이런 경우가 발생할때, 멀티레벨 배선을 형성하기 위해 보호층위에 구비된 도체층 또는 와이어는 기저층의 와이어에 피해를 입히거나 접촉될 수 있다. 게다가 집적회로의 집적도가 증가될때와 도체 스트립간의 분리가 감소될때 인접 도체 스트립간의 잔여공간이 채워지지 않을 수 있다.
이상의 문재들을 피하기 위하여, 알루미늄 대신에 비교적 작은 열 확산때문에 내부 스트레스로부터 작게 영향을 받으며 큰 본딩 에너지 때문에 전자이동이 쉽지않은 텅스텐과 같은 내화성 금속을 사용하는 것이 연구되고 있다. 게다가, 기계적 안정성을 얻기위해 이미 절연층에 공급된 홈내에서 직접 금속도체 스트립을 성장시키는 것이 연구중이다. 텅스텐같은 내화성금속은 층의 형태에 있어서 약 1μm이상의 두께로 일정하게 배치될때 기판으로부터 분리되려고 한다는 것을 주의하라.
그동안, 접촉홀이 내화성금속에 의해 채워지는 것처럼, 접촉홀에 의해 노출된 반도체장치의 일부에 내화성금속을 성장시키는 방법이 많이 알려져 있다. 그래서, 예를들어 일본 공개특허출원번호 제72131/1984호와 제125647/1987호는 접촉홀에 의해 노출된 반도체 장치부위에 텅스텐을 선택적으로 성장시켜 접촉홀을 채운다고 발표했다. 텅스텐의 성장이 접촉홀의 하부에서 반도체 장치로부터 시작하기 때문에 접촉홀을 채워 얻어진 텅스텐층은 밀도가 높으며, 접촉홀이 관통된 절연층위로 연장된 텅스텐과 알루미늄 도체 와이어간에 고체접속이 이루어진다. 이러한 종래 방법에서는 소오스가스의 분해결과 형성된 텅스텐 원자가 절연층의 측면 또는 상면보다는 장치의 반도체 표면위에 선택적으로 부착되는 것처럼, 텅스텐의 선택적 성장은 보통의 화학증착기술로 간단히 이루어진다.
텅스텐으로 절연층위에 제공된 홈을 채울때 부착의 간단한 공정은 텅스텐이 선택적으로 부착되는 노출된 반도체부가 없도록 할수가 없다. 그래서, 출원인이 본 발명의 양수인인 공개일본특허출원번호 제139026/1986호는 홈의 측면 뿐만아니라 하부에 다결정 실리콘의 초기 부착과 폴리실리콘층을 액으로 사용하는 텅스텐의 후속 부착공정을 발표했다. 그러나 이 공정에 따라, 텅스텐의 성장에는 양측면으로부터 측면으로 만들어지는 문제가 있으며, 홈의 상부 구멍을 차단하려는 측면성장때문에 홈을 채우는 텅스텐내에 잔여부가 남는 실제적인 위험이 있다.
선택적으로 일본공개특허출원번호 제141740/1987호는 홈의 측면이 폴리실리콘에 의해 커버되고 텅스텐의 성장이 측면으로 이루어져, 홈의 측면을 커버하는 폴리실리콘층으로부터 시작하는 방법을 발표했다. 이 방법에 따르면 텅스텐의 측면성장과 연관된 공극(void)형성 문제가 있다. 배선와이어의 그러한 공극은 저항치뿐만아니라 배선이 이루어지지 않는 경우도 증가된다.
따라서 본 발명의 목적은 반도체 집적회로를 커버하는 보호층내에 매설된 배선 와이어를 구비한 반도체 집적회로를 제조하는 새롭고 유용한 방법을 제공하는 것이며, 여기서는 상기 문제들이 제거된다.
본 발명의 다른 목적은 반도체 집적회로를 커버하는 보호층내에 삽입된 배선 와이어를 구비한 반도체 집적회로 제조방법을 제공하려는 것으로서 배선와이어는 공극에서 떨어진 내화성금속으로 구성된다.
본 발명의 또 다른 목적은 반도체 집적회로를 커버하는 보호층에 매입된 배선와이어를 구비한 반도체 집적회로를 제조하는 방법을 제공하는 것이며, 여기서 내화성 금속의 결정성장용핵으로 작용하는 물질은 바람직한 배선패턴에 대응하여 보호층에 제공된 홈의 하부에 부착되며, 내화성금속은 홈을 채우기 위해 제공된 핵으로부터 시작하는 홈안에서 성장된다. 본 발명에 따라, 내화성금속의 성장이 홈의 하부에서 핵으로부터 시작되고 위로 진행되는것처럼, 공극로부터 이격되고 절연층에 의해 견고하게 지지되는 내화성 금속의 금속배선와이어는 홈을 채우는 상태에서 얻을 수 있다. 결과적으로 평평한 표면은 보호층의 상부에서 얻어지고, 멀티레벨 배선은 와이어의 층격이나 인접층내의 와이어 단선과 같은 위험없이 이루어질수 있다. 게다가, 큰 본드에너지와 높은 기계강도를 가진 텅스텐, 몰리브덴, 티타늄 또는 탄탈륨과 같은 내화성금속의 사용결과,지금까지 사용된 알루미늄 배선와이어에 적절한 전자이동과 스트레스 이동이 성공적으로 제거된다.
본 발명의 다른 목적 및 특징은 첨부된 도면과 함께 다음 상세한 설명에서 명백하게 될 것이다.
제1도는 본 발명이 적용된 집적회로의 일부이다. 제1도를 참고하면, 집적회로는 다수의 MOS 트랜지스터(1)를 포함하는 다이나믹 랜덤 억세스 메로리(DRAM)이며, 실리콘 도핑된 기관(10), 트랜지스터가 형성되는 영역을 한정하는 기판(10)상에 제공된 피일드산화층(11), 및 MOS 트랜지스터(1)의 소오스 또는 드레인 영역처럼 한쌍의 피일드산화층(11)간의 기판(10)에 형성된 도핑확산영역(12)으로 구성된다. 게다가, 게이트산화물(13), 워드라인(14), 콘덴서(15)등으로 형성된다. 집적회로는 전기절연뿐만아니라 표면보호용 PSG 또는 실리카와 같은 절연층(16)으로 커버된다.
이후 설명에서 본 발명은 MOS 트랜지스터를 사용하는 DRAM장치처럼 참고로 설명될 것이다. 그러나, 본 발명은 DRAM장치에만 한정되는 것이 아니라 다른 집적회로 및 장치에도 적용가능하다.
집적회로의 MOS 트랜지스터(1)에 전기접속하기 위하여, 절연층(16)에는 트랜지스터의 소오스, 드레인 또는 게이트에 대응하는 접촉홀(17)이 제공되며, 접촉홀(17)에 의해 노출된 MOS 트랜지스터(1)의 일부에 선택적으로 성장된 텅스텐과 같은 내화성금속(17a)에 의해 채워진다. 이후의 설명에서 "내화성금속"이라는 용어는 작은 양의 불순물을 함유할수 있다는 상식내에서 사용된다. 이미 지적된 바와같이 내화성 금속(17a)은 접촉홀(17)의 측면위보다는 접촉홀(17)에 의해 노출된 반도체 장치의 일부에 부착되며, 공극을 만들지 않고 보통의 화학증착등으로 하부로부터 상부까지 접촉홀(17)을 채워야하는 어려움이 없다. 게다가 바람직한 DRAM회로를 구성하기 위한 바람직한 배선 패턴에 따라 직접회로내에 MOS 트랜지스터를 연결시키기 위하여 접촉홀(17)을 채우는 내화성금속은 내화성 금속도체 또는 절연층(16)위에 연장된 와이어에 의해 서로 접속된다.
종래 장치를 평가하여 이미 참고한 바와같이, 절여층(16)과 다음의 패턴위에 내화성금속의 단순한 부착은 내화성 금속이 약 1μm의 두께로 일정하게 부착될때 절연층(16)으로부터 분리되려고하거나 커다란 시이드의 형태로 부착될때 금속에 형성된 큰 가압 스트레스 때문에 신뢰성이 없다.
본 발명에서 PSG의 또다른 절연층(18) 또는 실리카는 절연층(16)위에 부착되고 홈(19)은 층(18)을 통하여 통과시키기 위해 바람직한 배선패턴에 따라 절연층(16)에 형성된다. 홈(19)은 절연층(16)의 상부 또는 접촉홀(17)을 채우는 내화성 금속의 상부를 노출시킨다는 것을 주의하라. 게다가 내화성금속의 후속성장을 위해 핵으로서 작용하는 텅스텐 또는 텅스텐 실리사이드와 같은 물질의 층(19a)이 홈(19)의 하부에 형성되고 내화성 금속스트립 또는 와이어(19b)가 핵으로서 층(19a)을 사용하는 하부로부터 시작하는 홈(19)내에 성장된다.
본 발명에 따라, 내화성 금속와이어(19b)는 홈(19)의 하부로부터 상부로 성장되며 홈(19)의 측면으로부터 시작하는 내화성 금속의 측면성장으로 인한 와이어(19b)내의 공극 또는 결점의 바람직하지 못한 형성이 효과적으로 제거된다.
다음에 집적회로의 배선용으로 절연층내에 형성된 홈내에 내화성금속을 침점시키는 본 발명의 제1실시예는 제1도의 집적회로의 일부를 도시한 제2(a) 내지 (j)도를 참고로 설명될 것이다.
제2(a)도를 참고하면, 기판(10)은 장치를 격리시키는 피일드산화층(11)에 의해 커버되고 MOS 트랜지스터(1)와 같은 반도체 장치는 제1도에 설명된것처럼 형성된다. MOS트랜지스터(1)는 웰 구성된 프로세스에 의해 제2(A)도의 외부영역에 형성된다. 게다가, 그렇게 형성된 구조는 PSG 절연층(16)에 의해 커버되고 층(16)은 수소 또는 실란을 사용하여 6플루오르화 텅스텐(WF6)와 같은 소오스가스를 감소시키는 공지된 공정에 의해 텅스텐으로 채워진 접촉홀(17)이 제공된다. 그러한 접촉홀이 제1도에 설명된다. 접촉홀(17)도 제2(a)도의 외부 영역에 형성된다.
제2(b)도의 단계에서 제2(a)도의 구조는, 1.2μm의 두께를 가진 PSG를 포함할수 있는 절연층(18)에 의해 커버된다. 게다가, PSG층(18)은 약 500Å의 두께로 그위에 분사된 티타늄 금속층(20)에 의해 커버된다. 다음에 밑에 놓인 PSG층의 상부가 노출될때까지 제2(c)도에 도시된 바와같이 공지된 포토리소그래픽 패터닝기술로 결합된 반응성 이온에칭(RIE)을 사용하여 소정의 배선패턴에 따라 PSG층(18)뿐만아니라 티타늄층(20)을 통하여 관통시키기 위해 홈(19)이 형성된다. 다음, 티타늄의 또다른 금속층(21)이 제2(d)도에 도시된 바와 같이 약 500Å의 두께로 분사되어 제2(c)도의 전체구조위에 부착된다. 그후, PGS층(18)의 상부뿐만아니라 홈(19)의 하부에 티타늄 층(21)은 에칭가스로서 4플루오르화 카본(CF4)를 사용하여 제거되어, 제2(e)도의 구조가 얻어진다. 제2(e)도에서, 티타늄은 층(21)의 형태로 홈(19)의 측면위에와 제2(b)도의 단계에서 이미 부착된 측(20)의 형태로 PSG층 상부에 놓여진다는 것을 주의하라. 게다가, 비결정 실리콘 층(22)은 제2(f)도에 도시된 바와같이 약 1000Å의 두께로 분사되어 제2(e)도의 전체구조위에 부착된다.
다음, 제2(f)도의 구조는 60초동안 620℃로 질소분위기에서 열이 가해져 티타늄층(20 및 21)을 비결정실리콘층(22)과 반응시켜 제2(g)도에 도시된 바와같이 티타늄 실리사이드층(21')을 형성시킨다. 제2(g)도의 이러한 구조는 70℃에서 유지된 과산화수소와 암모니아의 용해액으로 디핑되어 티타늄 실리사이드층(21')이 제2(h)도에 도시된 바와같이 선택적으로 제거된다. 제2(h)도에서, 비결정 실리콘층(22)은 홈을 따라 연속적으로 연장된다.
다음에, 결정성장의 핵으로서 이 비결정 실리콘층(22)을 사용하여, 텅스텐은 환원제로서 수소를 사용하여 WF6의 환원에 의해 홈(19)에 부착된다.
하나의 일반적인 예로서, WF6의 10SCCM과 수소의 2SLM에 대한 유동율로 400℃와 0.2Torr에서 부착된다. 한편으로는 텅스텐의 부착은 실란에 의해 WF6의 환원으로 이루어진다. 이 경우에 부착의 온도는 250℃, 3×10-2Torr압력, 3SCCM에서 WF6의 유동율과 3SCCM에서 실란의 유동율 600SCCM의 유동율을 가진 수소의 캐리어가스와 함께 설정된다. 결과적으로 텅스텐층(23)은 제2(I)도에 도시된 바와같이 상부로부터 하부까지 홈(19)을 채운다. 게다가, 제2(I)도의 구조는 20분동안 900℃의 열을 가하여 그위에서 비결정 실리콘층(22)과 텅스텐층(23)을 반응시킨다. 그결과, 실리콘을 포함하여 하부에 있는 PSG층(16)과 개량되어 접촉되는 텅스텐 배선 도체 와이어(23')이 형성된다. 와이어(23')은 제1도의 와이어(176)에 대응한다.
절연층(18)위에 이미 형성된 홈내에서 성장된 텅스텐 도체와이어(23')는, 제2(j)도에서 알수있는 바와같이 멀티레벨 배선에 적당한 상부평면부, 홈의 하부로부터 상부로 진행하는 텅스텐의 선택적성장의 결과인 공극없는 구조, 절연층하부로부터 텅스텐 시이트의 분리를 끌어내려는 대형 시이트의 형태로 텅스텐의 부착을 피하는 높은 수율, 및 홈내에 와이어를 직접 성장시켜 인접와이어간의 양호한 전기절연성과 같은 다양한 이점을 갖는다.
이 실시예에서 금속층(20 및 21)은 티타늄에 한정되는 것이 아니라 텅스텐, 탄탈늄, 몰리브덴, 코발트, 지르코늄, 하프늄등과 같은 다른 내화금속들이 사용될수 있다. 게다가, 층(22)을 형성하는 방법은 비결정 실리콘을 분사하는데만 한정하는 것이 아니라, 폴리실리콘 또는 비결정실리콘의 화학증착으로 할수도 있다.
다음, 본 발명의 제2실시예는 제3(a) 내지 (h)도를 참고하여 설명될 것이다. 도면에서 이전 도면들을 참고로 이미 설명된 부재에 대응하는 부재들은 동일한 부재번호로 주어지며 그 설명은 생략될 것이다.
이 실시예에서도 제2(a)도의 구조는 공정의 초기구조를 나타내며, 제3(a)도의 단계에서는 폴리실리콘층(30)이 약 1000Å의 두께로 화학 증착에 의해 부착된다. 다음, 제3(a)도의 구조는 홈(19)이 제3(b)도에 도시된 바와 같이 층(18)과 폴리실리콘층(31)을 관통하는 것처럼 홈(19)을 형성시키기위해 포토리소그래픽 패터닝과 결합하여 RIE에 입혀진다. 게다가, 폴리실리콘층(30)은 화학증착에 의해 약 1000Å으로 제3(b)로 구조위에 부착되어 제3(c)의 구조를 형성하며, 절연층의 상부와 홈(19)의 하부의 폴리실리콘층(31)의 일부가 에칭가스로서 CF4와 산소의 혼합가스를 사용하여 RIE에 의해 제거된다. 그래서, 제3(d)도에 도시된 구조는 폴리실리콘층(31)이 홈(19)이 측면에만 남아 얻어진다. 이 구조에서 절연층(18)의 상부는 제3(a)도의 단계에서 부착된 폴리실리콘층(30)에 의해 커버되며, 오직 홈(19)의 하부만이 노출된다. 홈(19)의 하부에서, 절연층(16)의 상부가 노출된다.
다음에 텅스텐층(32)은 약 1000Å의 두께로 제3(d)도의 구조위에 분사되어 제3(e)도의 구조를 형성시킨다. 제3(e)도의 구조는 60초동안 800℃에서 가열되므로 텅스텐층(32)은 홈(19)의 측면과 절연층(18)의 상부를 커버하는 폴리실리콘층(30 및 31)과 반응하고 제3(f)도에 도시된 바와같이 텅스텐 실리사이드층(31')이 형성된다. 홈의 하부에서 텅스텐층(32)은 층(32)의 근처에 실리콘의 인접 소오스가 없으므로 반응하지 않는다.
다음에 제3(f)도의 구조는 에칭가스로서 6플루오르화황(SF6)를 사용하는 등방성 플리즈마를 필요로하여 실리사이드층(31') 선택적으로 제거한다.
그결과, 텅스텐층(32)이 홈(19)의 하부에만 남이 있는 제3(g)도에 도시된 구조가 얻어진다.
이 단계에서 사용된 등방성 플라즈마 에칭은 층(32)의 제거를 약간 연장시킨다.
그러나, 층(32)의 원하지 않은 에칭은 에칭조건을 적당하게 선택하여 최소화할 수 있다.
일실시예에서 25 SCCM의 유동율로 SF6를 흘리고 0.4W/㎠의 고주파수전력을 공급하는 동안 에칭은 0.2 Torr에서 수행될 수 있다.
다음에, 제3(g)도의 구조는 10분동안 900℃의 가열이 필요하며, 그후 홈(19)내의 텅스텐 부착은 결정성장의 핵으로서 홈(19)의 하부에 텅스텐층(32)을 사용하여 수행된다.
부착은 제1실시예와 유사하게 수소 또는 실란에 의해 WF6의 환원으로 이루어진다.
그결과, 홈(19)이 텅스텐배선와이어(33)에 의해 완전히 채워진 제3(h)도의 구조는 제1도의 구조에 대응하여 얻어진다.
다음의 본 발명은 제3실시예가 제4(a) 내지 (j)도를 참고하여 설명될 것이다.
도면에서, 이런 도면을 참고로 이에 설명된 부재에 대응하는 부재들은 동일 부재번호를 사용하고 그 설명은 생략될 것이다.
제4(a)도의 단계에서, 공정의 초기구조를 나타내는 제2(a)도의 구조는 포토레지스트(40)로 부착되고 바람직한 배선 패턴을 따라 패턴형성된다.
다음에 구조는 제4(b)도에 도시된 바람직한 배선패턴에 따라 홈(19)이 형성되는것처럼 RIE를 사용하는 비등방성 에칭을 필요로 한다.
홈(19)이 형성되는것처럼 RIE를 사용하는 비등방성 에칭을 필요로 한다.
홈(19)은 텅스텐처럼 내화금속에 의해 이미 채워진 반도체 장치에 대응하여 절연층(16)을 통과하는데 제공된 접촉구멍(17)(제1도)을 접속한다.
제4(b)도에서, 포토레지스트(40)는 이미 에칭후 제거된다.
다음에 제4(b)도의 구조는 약 1000Å의 두께로 예를든 화학증착에 의해 부착된 폴리실리콘층(41)에 의해 커버된다.
게다가, 폴리실리콘층(41)은 가열에 의해 산화되어 약 700Å의 두께를 가진 실리카층(42)은 제4(c)도에 설명된 상표면에 형성된다.
명백하게, 층(41 및 42)의 두께는 절연층(18)을 통과하는 홈(19)의 깊이보다 작으며 d1+d2＜D의 관계를 유지하고, 여기서 d1은 층(41)의 두께를 나타내고 d2는 층(42)의 두께를 나타내고, D는 층(18)의 두께를 나타낸다.
제4(d)도에 도시된 다음 단계에서 제4(c)도의 구조는 소정 온도에서 구워진 포토레지스트처럼 폴리머층(43)에 의해 코팅된다.
게다가 폴리머층(43)은 절연층(18)의 상부에서 실리카층(42)이 노츨될때까지 산소플라즈마 공정에 의해 에칭되기쉽다.
그결과, 홈(19)이 폴리머층(43)에 의해 채워진 제4(e)도에 도시된 구조가 얻어진다.
다음, 실리카층(42)은 마스크로서 폴리머층(43)을 사용하는 등방성 에칭으로 제거된다.
에칭은 플로오르화 수소산의 완충용해액내에 제4(e)도의 구조를 디핑하여 실행될수 있으며 제4(f)도에 도시된 구조가 얻어진다.
제4(f)도에서, 폴리실리콘층(41)은 홈(19)의 측면과 절연층(18)의 상부에 노출된다.
실리카층(42)이 그 하부에서 홈(19)의 측면으로부터 완전히 제거되지 않았을때, 에칭가스로서 CF4및 CHF3를 사용하는 RIE 처럼 비등방성 에칭 공정을 사용할 수 있다.
홈의 측면을 따라 홈(19)의 하부에 남아있는 소량의 실리카는 나쁘지 않다.
다음에 홈(19)내의 폴리머층(43')은 홈(19)의 하부에서 폴리머층(43')에 의해 보호된 실리카층(42)이 제4(g)도에 도시된 것처럼 노출되어 산소 플라즈마공정에 의해 제거된다.
다음에, 마스크로서 실리카층(42)을 사용하여 폴리실리콘층(41)은 절연층(41)의 상부와 홈(19)의 측면으로부터 제거된다. 이 공정은 CF4와 같은 에칭가스를 사용하는 등방성 플라즈마 에칭으로 이루어진다.
결과적으로 제4(h)도에 도시된 구조가 얻어진다.
한편, 마스크로서 폴리머층(43')을 사용하는 반면에 등방성 에칭에 폴리머층(43')의 제거이전에 폴리실리콘층(41)을 제거할수 있다.
그다음에 그렇게 얻어진 제4(h)도의 구조는 홈(19)의 하부에 남아있는 실리카층(7)을 제거시키기 위해 플루오르화 수소산의 완충 용해액에서 디핑된다.
그결과 폴리실리콘층(41)이 홈(19)의 하부에 노출된 제4(i)도의 구조가 얻어진다.
게다가, 핵으로서 홈(19)의 하부에 폴리실리콘층(41)을 사용하여, 홈(19)이 제1도의 와이어(19b)에 대응하는 텅스텐 배선 와이어(44)에 의해 채워진 제4(j)도에 도시된 것처럼 하부에서 상부로 홈내에 성장된다.
텅스텐으로 홈(19)을 채우는 것은 제 1 및 제 2 실시예의 경우와 유사한 수소 또는 실란에 의해 WF6의 환원으로 실행된다.
와이어(44)를 형성하는 텅스텐의 성장이 홈(19)의 하부로부터 상부까지 진행되고, 홈(19)의 상부구멍을 폐쇄하는 텅스텐의 측면성장이 홈(19)의 측면에서 핵의 부족때문에 발생하지 않기 때문에, 홈(19)을 채우는 얻어진 와이어(44)는 공극로부터 떨어지며 신뢰할수 있는 배선이 얻어진다.
다음에 제5a내지(d)도를 참고하여 본 발명의 제4실시예가 설명될 것이다.
도면에서 이전 도면을 참고로 이미 설명된 부재에 대응하는 부재들은 동일한 부재번호로 주어지며 그 설명은 생략한다.
이 실시예는 출원인에 의해 발견된 것으로서, 비록 절연 물질이라도 실리콘 질화물은 내화성 금속이 증기상태로부터 성장될때 텅스텐과 같은 내화성금속의 성장핵으로서 작용한다.
제5(a)도의 단계에서 실리콘 질화물층(50)은 화학증착으로 인해 약 0.1㎛의 두께로 집적회로를 커버하는 절연층(16)위에 부착되고 PSG(51)은 역시 화학증착에 의해 약 1㎛의 두께로 더 부착된다.
다음에, PSG층(51)과 실리콘질화물층(50)은 포토레지스트(도시되지 않음)에 의해 커버되고, 적당한 포토리소그래픽 패턴 설정후에, 실리콘질화물층(50)이 에칭될때까지 RIE처럼 비등방성 에칭되기 쉽다.
실리콘 질화물층(50)이 실리콘질화물의 에칭에 대응하여 방사된 질소의 발광 스팩트럼의 관찰에 의해 에칭되는 것이 검출될때 에칭은 즉시 정지한다.
PSG층(51)과 실리콘 질화물층(50)을 통과하는 홈(52)이 제5(b)도에 도시된 구조로 얻어진다.
실리콘 질화물층(50)은 홈(52)의 하부에 노출된다.
다음, 제5(c)도에 도시된 단계에서 텅스텐은 이전실시예의 경우와 유사하게 화학증착에 의해 홈(52)의 하부에 부착된다. 텅스텐은 홈(52)의 하부에 노출된 실리콘 질화물층(50)으로 부터 측면으로 성장하고, 홈(52)의 하부에 텅스텐층(53)이 형성된다.
텅스텐층(53)위에 텅스텐의 부착을 계속하여 홈(52)는 텅스텐에 의해 완전히 채워지며, 제5(d)도에 도시된 바와같이 홈(52)내에 삽입된 텅스텐의 배선도체와이어(53')가 얻어진다.
본 실시예에서, 텅스텐성장의 핵으로서 작용하는 실리콘 질화물층(50)은 홈의 하부에 쉽게 공급될 수 있으며, 텅스텐의 성장은 도체와이어(53')내에 공극을 발생하지 않고 홈(52)의 하부로부터 상부로 이루어진다.
텅스텐층(53)의 측면성장은 홈(52)의 하부에서만 발생하고 홈(52)의 상부구멍이 부착된 텅스텐층(53)에 의해 폐쇄되는 위험은 없다.
이 층(53)은 홈(52)을 채우는 텅스텐의 연속성장용 핵으로서 작용한다.
층(53)과 도체와이어(53')의 성장은 연속으로 수행될 수 있다.
이전 실시예중 어떤것에서도, 텅스텐 배선도체와이어의 성장은 홈의 상부 또는 중간부에서 텅스텐의 측면 성장이 발생하지 않는것처럼 공극의 발생없이 홈의 하부로부터 상부까지 성장된다. 그렇게 얻어진 도체 와어어는 조밀하고 상부구멍까지 홈을 채운다.
그래서 얻어진 구조에 평평한 상부표면이 형성되고 멀티레벨 배선구조는 어려움없이 그위에 형성될 수 있다.
배선와이어용으로 상용된 물질은 텅스텐에만 한정되는 것이 아니라 몰리브덴, 티타늄, 탄탈륨처럼 다른 내화성금속이 사용될 수 있다. 몰리브덴이 사용될때, 6플루오르화 몰리브덴(MoF6)이 소오스가스로 사용될 수 있다.
티타늄이 사용될때 4염화티탄(TiCl4)이 소오스가스로 사용될 수 있다.
게다가 탄탈륨이 사용될때 5염화탄탈(TaCl5)이 소오스가스로 사용될 수 있다.
이들중 어디에서도 홈내에서만 발생하는 선택적성장때문에 높은 수율이 얻어지며 절연층 하부에 대한 기계적인 스트레스가 적게 발생한다.
게다가, 홈의 하부에서 핵(19a)을 공급하는 방법은 홈(19)이 마스크로서 홈(19)을 한정하는 포토레지스트를 사용하여 형성될때 실리콘처럼 성분의 이온 주입으로 실행될 수 있다.
본 발명의 이들 실시예에 한성되는 것이 아니며 발명의 사상을 벗어남이 없이 수정 및 변경될수도 있다.

Claims (16)

  1. 기판위에 최소한 하나의 반도체 장치를 형성시키는 단계 ; 상기 반도체 장치를 덮기위하여 기판위에 절연층을 부착시키는 단계 ; 반도체 장치의 바람직한 부분을 노출시키는 절연층을 통해 접촉홀을 제공하는 단계 ; 전기접속용 내화성 금속에 의해 접촉홀을 채우는 단계 ; 제2절연층에 의해 절연층을 커버하는 단계 ; 홈이 최소한 일접촉홀을 통과하고 접촉홀을 채우는 내화성 금속의 상부표면과 제1절연층의 상부표면이 홈에 의해 노출되는 것처럼 소정 배선패턴에 따라 제2절연층을 통해 홈을 형성시키는 단계 ; 홈의 하부에서 홈을 따라 제2내화성 금속의 결정성장용핵으로서 연속적으로 작용하는 물질층을 형성하는 단계 ; 및 홈이 제2내화성 금속의 도체에 의해 채워질때까지 홈내에 제2내화성 금속을 부착시키는 단계로 구성되는 것을 특징으로 하는 반도체 집적회로 제조방법.
  2. 제1항에 있어서, 제1 및 제2절연층이 포스포실리케이트 그라스를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 제2 및 제2절연층이 실리카를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 제1 및 제2내화성금속이 텅스텐, 몰리브덴, 티타늄 및 탄탈륨을 포함하는 그룹에서 선택되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 핵으로서 작용하는 물질층을 형성하는 상기 단계는 홈의 측면과 하부가 커버되는 것처럼 상기 물질층을 형성하는 제1물질을 부착시켜 측면으로부터 제1물질을 제거시키는 연속단계를 더 포함하는것을 특징으로하는 방법.
  6. 제5항에 있어서, 홈을 형성하는 단계후와 핵으로서 작용하는 물직층을 형성하는 단계전에, 상기 제1물질과 반응할때 화합물을 형성할 수 있는 제2물질에 의해 홈의 측면을 커버하는 단계, 및 홈의 측면을 커버하는 화합물층을 형성시키기 위하여 제1물질을 부착시키는 단계후에 제1물질과 제2물질을 반응시키는 또 다른 단계를 더 포함하며, 상기 면으로부터 제1물질을 선택적으로 제거하는 상기 단계가 에칭에 의해 화합물층의 선택적인 제거를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 제2물질에 의해 홈의 측면을 커버하는 상기 단계가, 홈을 형성하는 단계후에 홈을 포함하는 제2절연층위에 제2물질을 부착시켜 제2절연층의 상부, 홈의 측면 및 홈의 하부를 커버하며, 비등방성 에칭에 의해 제2절연층의 상부로부터 및 홈의 하부로부터 선택적으로 제2물질을 제거하는 연속단계를 더 포함하는 것을 특징으로하는 방법.
  8. 제7항에 있어서, 홈을 형성시키는 단계전에 제2절연층 위에 직접 제2물질을 부착시켜 제2물질층 형성단계, 제2물질층을 노출시키도록 제2절연층위에 직접 공급되어 수행되는 제2물질제거단계, 홈의 측면과 하부뿐만아니라 노출된 제2물질층위에 제1물질을 부착시키는 부착단계, 상기 제1 및 제2물질간의 반응결과 제2절연층의 상부에 화합물을 더 형성시키는 제1물질과 제2물질의 반응단계, 및 노출된 제2절연층의 상부와 떨어진 제2절연층상부로부터 화합물을 더 제거시키는 제1물질의 선택 제거단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 제1물질은 실리콘을 포함하며, 상기 제2물질은 실리콘과 반응될때 실리사이드를 형성할수 있는 물질을 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 제2물질은 티타늄, 텅스텐, 탄탈늄, 몰리브덴, 코발트, 지트코륨 몇 하프늄으로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  11. 제6항에 있어서, 상기 제1물질은 티타늄, 텅스텐, 탄탈늄, 몰리브덴, 코발트, 지르코늄 및 하프늄을 포함하는 군으로부터 선택되며, 상기 제2물질은 실리콘을 포함하는 것을 특징으로 하는 방법.
  12. 제5항에 있어서, 제1물질을 선택적으로 제거하는 상기 단계가, 마스크에 의해 홈의 하부에서 물질층을 선택적으로 커버하는 단계, 마스크에 의해 커버되지 않은 물질층의 일부를 에칭에 의해 제거하는 단계 및 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 물질층을 선택적으로 커버하는 상기 단계가, 제1물질을 부착시키는 단계후에 제1물질위에 균일하게 마스크를 형성시키는 단계, 유기체물에 의해 홈을 채우는 단계, 다른 마스크로서 유기체를 사용하는 에칭에 의해 측면을 커버하는 마스크의 일부를 제거하는 단계, 및 홈으로부터 유기체를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 제1물질이 실리콘을 포함하며 상기 마스크가 제1물질의 열산화에 의해 형성된 실리카를 포함하는 것을 특징으로 하는 방법.
  15. 제1항에 있어서, 접촉홈을 채우는 단계후에 제1절연층위에 실리콘 질화물을 부착시켜 제1절연층의 상부를 커버하는 실리콘질화물층을 형성시키는 단계, 실리콘 질화물층이 상기 하부에 인접한 홈의 하부에서 홈의 측면으로부터 노출되는 것처럼 수행되는 홈형성단계, 및 홈의 하부에서 노출된 실리콘 질화층상에 상기 제2내화성 금속의 부착을 포함하는 물질층 형성단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제1항에 있어서, 핵으로서 작용하는 물질을 공급하는 상기 단계가 홈을 제공하는 단계 이후에 홈의 하부위에 실리콘의 이온 주입을 포함하는 것을 특징으로하는 단계.
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