JPH03248534A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH03248534A JPH03248534A JP2044628A JP4462890A JPH03248534A JP H03248534 A JPH03248534 A JP H03248534A JP 2044628 A JP2044628 A JP 2044628A JP 4462890 A JP4462890 A JP 4462890A JP H03248534 A JPH03248534 A JP H03248534A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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-
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- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体素子におけるコンタクト孔埋込み配
線形成に際し、深いコンタクト孔も浅いコンタクト孔の
両方ともに断線することなく、良好に形成できるように
した半導体素子の製造方法に関するものである。
線形成に際し、深いコンタクト孔も浅いコンタクト孔の
両方ともに断線することなく、良好に形成できるように
した半導体素子の製造方法に関するものである。
（従来の技術）
半導体素子において、配線構造は従来第３図に示すよう
に形成されている。この第３図において、まず、ＩＣ基
板１に素子分離のための絶縁膜２（例えば５ｉＪ） 、
拡散層３を形成した後、絶縁膜４（例えばＢＰＳＧ）を
ＣＶＤ法にて形成する。
に形成されている。この第３図において、まず、ＩＣ基
板１に素子分離のための絶縁膜２（例えば５ｉＪ） 、
拡散層３を形成した後、絶縁膜４（例えばＢＰＳＧ）を
ＣＶＤ法にて形成する。
その後、コンタクトとなる開孔部５を形成し、その後配
線となるＡｌ−５ｉ系合金膜６をスパッタ法で形成し、
配線パターンをホトリソ・エツチングで得る。これによ
って半導体素子が完成する。
線となるＡｌ−５ｉ系合金膜６をスパッタ法で形成し、
配線パターンをホトリソ・エツチングで得る。これによ
って半導体素子が完成する。
しかしながら、集積度が増加するにつれて、コンタクト
の開孔部５の径は小さくなり、アスペクト比（径と深さ
の比）が大きくなるにつれて、第３図の従来の製造方法
では、Ａｌ−５ｉ合金膜６のステップカバレージが悪く
なり、断線となる。そのため、コンタクト孔内部を金属
で埋め込む技術が開発されてきている。
の開孔部５の径は小さくなり、アスペクト比（径と深さ
の比）が大きくなるにつれて、第３図の従来の製造方法
では、Ａｌ−５ｉ合金膜６のステップカバレージが悪く
なり、断線となる。そのため、コンタクト孔内部を金属
で埋め込む技術が開発されてきている。
その一つとして、選択ＷＣＶＤ法を例に用いて第４図に
より説明する。この第４図において、ＩＣ基板１１に先
程と同様に素子分離絶縁膜１２゜拡散層１３を形成した
後絶縁膜１４を形成し、コンタクトとなる開孔部１５を
形成する。そして、選択ＷＣＶＤ法により、Ｗｌ１１１
６を開孔部１５と絶縁膜１４の段差が生じない程度に形
成する。その後、Ａｌ−５ｉ系合金膜１７をスパッタ法
で形成し、ホトリソ・エツチングによりパターニングす
る。
より説明する。この第４図において、ＩＣ基板１１に先
程と同様に素子分離絶縁膜１２゜拡散層１３を形成した
後絶縁膜１４を形成し、コンタクトとなる開孔部１５を
形成する。そして、選択ＷＣＶＤ法により、Ｗｌ１１１
６を開孔部１５と絶縁膜１４の段差が生じない程度に形
成する。その後、Ａｌ−５ｉ系合金膜１７をスパッタ法
で形成し、ホトリソ・エツチングによりパターニングす
る。
このような方法によれば、コンタクト孔内を金属で埋め
込めるため、ステップカバレージの悪化による断線を防
ぐことができ、信鯨性の高い配線構造を得ることができ
る。
込めるため、ステップカバレージの悪化による断線を防
ぐことができ、信鯨性の高い配線構造を得ることができ
る。
しかしながら、実際に用いられる半導体素子のコンタク
ト孔は第５図のように、拡散層２３上だけではなく、電
極層２５上も存在する。
ト孔は第５図のように、拡散層２３上だけではなく、電
極層２５上も存在する。
すなわち、第５図において、第４図の場合と同様にＩＣ
基板２１上に素子分離絶縁膜２２．拡散層２３を形成し
た後、絶縁膜２４を形成し、この絶縁膜２４内に電極層
２５を埋め込み、拡散層２３上と電極層２５上のコンタ
クト孔２６．２７を形成した後、コンタクト孔２６．２
７にそれぞれＷ膜２Ｂ、２９を形成し、しかる後に、Ａ
ｌ−３ｉ系台金膜３０を形成してパターニングする。
基板２１上に素子分離絶縁膜２２．拡散層２３を形成し
た後、絶縁膜２４を形成し、この絶縁膜２４内に電極層
２５を埋め込み、拡散層２３上と電極層２５上のコンタ
クト孔２６．２７を形成した後、コンタクト孔２６．２
７にそれぞれＷ膜２Ｂ、２９を形成し、しかる後に、Ａ
ｌ−３ｉ系台金膜３０を形成してパターニングする。
（発明が解決しようとする課題）
このように、第５図の例では、拡散層２７上および電極
層２５上のコンタクト孔２６．コンタクト孔２７を同時
に選択ＷＣＶＤ法でＷ膜２８．Ｗ膜２９を形成すること
になる。
層２５上のコンタクト孔２６．コンタクト孔２７を同時
に選択ＷＣＶＤ法でＷ膜２８．Ｗ膜２９を形成すること
になる。
この２種類のコンタクト孔２６．コンタクト孔２７のう
ち、コンタクト孔２７の方が浅いため、埋め込まれるＷ
膜２９の厚さはコンタクト孔２７における絶縁膜２４と
段差が生じない程度に抑えなければならない。
ち、コンタクト孔２７の方が浅いため、埋め込まれるＷ
膜２９の厚さはコンタクト孔２７における絶縁膜２４と
段差が生じない程度に抑えなければならない。
したがって、深い方のコンタクト孔２６内のＷ膜２８の
厚さはＷ膜２９と同じであるため、コンタクト孔２６は
完全に埋め込まれておらず、配線層となるＡｌ−５ｉ系
合金膜３０をスパッタ法で形成する際、ステップカバレ
ージの悪化により、コンタクト孔２６内では、Ａｌ−５
ｉ系合金膜３０が断線する可能性がある。
厚さはＷ膜２９と同じであるため、コンタクト孔２６は
完全に埋め込まれておらず、配線層となるＡｌ−５ｉ系
合金膜３０をスパッタ法で形成する際、ステップカバレ
ージの悪化により、コンタクト孔２６内では、Ａｌ−５
ｉ系合金膜３０が断線する可能性がある。
また、前記ステップカバレージを良くするために、コン
タクト孔２６のＷ膜２８の膜厚を厚くすると、コンタク
ト孔２７でのＷ膜２９が絶縁膜２４よりあふれ、上方お
よび左右へＷ膜が成長するため、平坦性の悪化および、
層内ショートという問題が発生する。
タクト孔２６のＷ膜２８の膜厚を厚くすると、コンタク
ト孔２７でのＷ膜２９が絶縁膜２４よりあふれ、上方お
よび左右へＷ膜が成長するため、平坦性の悪化および、
層内ショートという問題が発生する。
これらのために、深さの異なるコンタクト孔への選択Ｗ
ＣＶＤ法は技術的に満足できるものは得られなかった。
ＣＶＤ法は技術的に満足できるものは得られなかった。
この発明は前記従来技術が持っている問題点のうち、深
さの異なるコンタクト孔に選択ＷＣＶＤ法を用いる際、
浅いコンタクト孔を埋め込んでも、深いコンタクト孔は
完全に埋め込むことができないために、配線層となるＡ
ｌ−３ｉ系合金膜をスパッタする際、ステップカバレー
ジ悪化による断線が生じるという問題点について解決し
た半導体素子の製造方法を提供するものである。
さの異なるコンタクト孔に選択ＷＣＶＤ法を用いる際、
浅いコンタクト孔を埋め込んでも、深いコンタクト孔は
完全に埋め込むことができないために、配線層となるＡ
ｌ−３ｉ系合金膜をスパッタする際、ステップカバレー
ジ悪化による断線が生じるという問題点について解決し
た半導体素子の製造方法を提供するものである。
この発明は前記問題点を解決するために半導体素子の製
造方法において、半導体基板上に素子分離用の絶縁膜を
形成して拡散層形成後に第１の層間絶縁膜を形成する工
程と、Ａｓを含む高融点のＷポリサイド膜を第１の層間
絶縁膜上に形成した後筒２の層間絶縁膜を形成して拡散
層上には深いコンタクト孔を形成し、かつＷポリサイド
膜上には浅いコンタクト孔を形成する工程と、深いコン
タクト孔のみにＷ膜を埋め込み、かつ浅いコンタクト孔
にはＷ膜を埋め込まない工程とを導入したものである。
造方法において、半導体基板上に素子分離用の絶縁膜を
形成して拡散層形成後に第１の層間絶縁膜を形成する工
程と、Ａｓを含む高融点のＷポリサイド膜を第１の層間
絶縁膜上に形成した後筒２の層間絶縁膜を形成して拡散
層上には深いコンタクト孔を形成し、かつＷポリサイド
膜上には浅いコンタクト孔を形成する工程と、深いコン
タクト孔のみにＷ膜を埋め込み、かつ浅いコンタクト孔
にはＷ膜を埋め込まない工程とを導入したものである。
（作 用）
この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、浅いコンタクト孔と深
いコンタクト孔の形成後、選択ＷＣＶＤ法によりＷ膜を
形成させると、深いコンタクト孔のみに第２の層間絶縁
膜と段差の生じない程度にＷ膜を埋め込まれ、浅いコン
タクト孔はその下地となるＷポリサイド膜にはＡｓが含
まれているから、Ｗ膜が成長しなくなり、後工程で、配
線層を形成しても、浅いコンタクト孔での配線層のステ
ップカバレージを悪化するレベルまで浅いコンタクト孔
が盛り上がらなくなり、したがって前記問題点を除去で
きる。
上のような工程を導入したので、浅いコンタクト孔と深
いコンタクト孔の形成後、選択ＷＣＶＤ法によりＷ膜を
形成させると、深いコンタクト孔のみに第２の層間絶縁
膜と段差の生じない程度にＷ膜を埋め込まれ、浅いコン
タクト孔はその下地となるＷポリサイド膜にはＡｓが含
まれているから、Ｗ膜が成長しなくなり、後工程で、配
線層を形成しても、浅いコンタクト孔での配線層のステ
ップカバレージを悪化するレベルまで浅いコンタクト孔
が盛り上がらなくなり、したがって前記問題点を除去で
きる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｃ）はその一実施例の工程断面図であり、まず第１図（
ａ）に示すように、半導体基板としてＳｔ基板３１に素
子分離のための絶縁膜３２（例えば５ｉｆｔ ）を形成
し、拡散層３３を形成した後、第１の層間絶縁膜３４（
例えばＢＰＳＧ）をＣＶＤ法にて５０００人形成する。
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｃ）はその一実施例の工程断面図であり、まず第１図（
ａ）に示すように、半導体基板としてＳｔ基板３１に素
子分離のための絶縁膜３２（例えば５ｉｆｔ ）を形成
し、拡散層３３を形成した後、第１の層間絶縁膜３４（
例えばＢＰＳＧ）をＣＶＤ法にて５０００人形成する。
次いで、この第１の層間絶縁膜３４の表面を平坦にさせ
るフロー熱処理を行う。この熱処理はＮｔ雰囲気で９５
０°Ｃ２１５分行う。
るフロー熱処理を行う。この熱処理はＮｔ雰囲気で９５
０°Ｃ２１５分行う。
次に、第１の層間絶縁膜３４が平坦になった後、電極と
なるＷポリサイド（ＷＳｉｘ）膜３５を形成する。この
作成方法は、まずポリシリコン膜をＣＶＤ法にて１００
０〜１５００人形成スル、ソの後、ドーパントとなる不
純物をポリシリコンに含ませる０通常リン（Ｐ）が−船
釣であるが、ここでは、選択Ｗの成長を行わせないこと
が目的であるので、Ａｓをイオンインプランテーション
法によって打ち込む。
なるＷポリサイド（ＷＳｉｘ）膜３５を形成する。この
作成方法は、まずポリシリコン膜をＣＶＤ法にて１００
０〜１５００人形成スル、ソの後、ドーパントとなる不
純物をポリシリコンに含ませる０通常リン（Ｐ）が−船
釣であるが、ここでは、選択Ｗの成長を行わせないこと
が目的であるので、Ａｓをイオンインプランテーション
法によって打ち込む。
このイオンインプランテーションの条件は、４０ＫｅＶ
Ｉ ＸＩＱＩ６ｔｏｎｓ／ｃｄで行う、そして、Ｗ
Ｓ ｉ膜をスパッタ法にて１５００人形成し、前述の
ポリシリコン層／ＷＳｉ層をホトリソ・エツチングでパ
ターニングする。そして、第２の層間絶縁膜３６（例え
ばＢＰＳＧ）をＣＶＤ法にて５０００人形成し、平坦に
させるフロー熱処理を行う。
Ｉ ＸＩＱＩ６ｔｏｎｓ／ｃｄで行う、そして、Ｗ
Ｓ ｉ膜をスパッタ法にて１５００人形成し、前述の
ポリシリコン層／ＷＳｉ層をホトリソ・エツチングでパ
ターニングする。そして、第２の層間絶縁膜３６（例え
ばＢＰＳＧ）をＣＶＤ法にて５０００人形成し、平坦に
させるフロー熱処理を行う。
この熱処理条件はＮ！雰囲気で９５０°Ｃ１１５分行う
。この熱処理によって、前述のポリシリコン層／ＷＳｉ
層はＡｓを含む高融点金属のＷポリサイド膜３５となる
。
。この熱処理によって、前述のポリシリコン層／ＷＳｉ
層はＡｓを含む高融点金属のＷポリサイド膜３５となる
。
その後、第１図（ｂ）に示すように、ホトリソ・エツチ
ングにより拡散層３３上およびＷポリサイド膜３５上に
コンタクト孔３７．３８をそれぞれ形成する。
ングにより拡散層３３上およびＷポリサイド膜３５上に
コンタクト孔３７．３８をそれぞれ形成する。
コンタクト孔３７．３８のエツチングはＲＩＥ（リアク
ティブ・イオン・エツチング）を用い、ＲＩＥはＣｌＦ
３１５ ｓｃｃｍ＋、 ＣＨＦ３２０５ｅｃ（圧力８０
ｐａ、 ＲＦパワー４００Ｗで行う。
ティブ・イオン・エツチング）を用い、ＲＩＥはＣｌＦ
３１５ ｓｃｃｍ＋、 ＣＨＦ３２０５ｅｃ（圧力８０
ｐａ、 ＲＦパワー４００Ｗで行う。
コンタクト孔３７．３８開孔後、選択ＷＣＶＤ（化学気
相反応）法にてＷ膜３９を深いコンタクト孔３７内には
、この層間絶縁膜３６と段差が生じない程度に形成する
。この時、Ｗポリサイド膜３５上の浅いコンタクト孔３
８には、ＡｓをＷポリサイド内に含有させているために
、Ｗ膜の成長はなく、コンタクト孔３８があいたままの
状態となっている。
相反応）法にてＷ膜３９を深いコンタクト孔３７内には
、この層間絶縁膜３６と段差が生じない程度に形成する
。この時、Ｗポリサイド膜３５上の浅いコンタクト孔３
８には、ＡｓをＷポリサイド内に含有させているために
、Ｗ膜の成長はなく、コンタクト孔３８があいたままの
状態となっている。
その後、第１図（ｃ）に示すように、配線層となるＡｌ
−５ｉ系合金膜４０をスパッタ法にて６０００人形成し
た後、ホトリソ・エツチングを行い、配線パターンを得
る。
−５ｉ系合金膜４０をスパッタ法にて６０００人形成し
た後、ホトリソ・エツチングを行い、配線パターンを得
る。
また、Ａｓはポリシリコン層形成後だけとは限らず、コ
ンタクト孔３７．３８を形成した後に浅いコンタクト孔
３８に選択的にイオンインプランテーションにより打ち
込んでもよい。Ｐの濃度よりもＡｓの濃度の方が高い時
にＷ膜の成長は起こらなくなる。
ンタクト孔３７．３８を形成した後に浅いコンタクト孔
３８に選択的にイオンインプランテーションにより打ち
込んでもよい。Ｐの濃度よりもＡｓの濃度の方が高い時
にＷ膜の成長は起こらなくなる。
第２図はこのＷ膜の成長が起こらない様子を顕微鏡写真
から転写して示した図であり、図中のＷポリサイドＡの
領域でＷがついていないことが示されている（図中空白
で示す部分）。
から転写して示した図であり、図中のＷポリサイドＡの
領域でＷがついていないことが示されている（図中空白
で示す部分）。
Ｐを用いてＷポリサイド膜３５を形成した場合には、選
択ＷＣＶＤ法でコンタクト孔３７内にＷ膜３９を形成す
る時、浅いコンタクト孔３８内には選択Ｗの成長が正常
に起こるのに対して、Ａｓを用いて、Ｗポリサイド膜３
５を形成後に選択ＷＣＶＤ法でコンタクト孔３７にＷ膜
３９を形成すると、浅いコンタクト孔３８内Ｗ膜の成長
が起こらないのは、Ｗポリサイド膜３５の表面の状態に
違いがあると考えられるが、詳しいことはよくわかって
いない。
択ＷＣＶＤ法でコンタクト孔３７内にＷ膜３９を形成す
る時、浅いコンタクト孔３８内には選択Ｗの成長が正常
に起こるのに対して、Ａｓを用いて、Ｗポリサイド膜３
５を形成後に選択ＷＣＶＤ法でコンタクト孔３７にＷ膜
３９を形成すると、浅いコンタクト孔３８内Ｗ膜の成長
が起こらないのは、Ｗポリサイド膜３５の表面の状態に
違いがあると考えられるが、詳しいことはよくわかって
いない。
（発明の効果）
以上詳細に説明したように、この発明によれば、浅いコ
ンタクト孔の下地をＡｓを含むＷポリサイド膜としたの
で、Ｓｉが下地である深いコンタクト孔が同時に存在す
るウェハに選択ＷＣＶＤを行っても、Ｗポリサイドが下
地である浅いコンタクト孔にはＷは成長されなくなり、
深いコンタクト孔に選択Ｗ膜を埋込むことができ、深い
コンタクト孔でのスパッタＡｌ−５ｉ系合金膜のステッ
プカバレージの悪化はなくなる。
ンタクト孔の下地をＡｓを含むＷポリサイド膜としたの
で、Ｓｉが下地である深いコンタクト孔が同時に存在す
るウェハに選択ＷＣＶＤを行っても、Ｗポリサイドが下
地である浅いコンタクト孔にはＷは成長されなくなり、
深いコンタクト孔に選択Ｗ膜を埋込むことができ、深い
コンタクト孔でのスパッタＡｌ−５ｉ系合金膜のステッ
プカバレージの悪化はなくなる。
また、選択Ｗ膜が成長しない浅いコンタクト孔はスパッ
タＡｌ−５ｉ系合金のステップカバレージが悪化するレ
ベルではなく、断線のない良好な半導体素子の実現が可
能となる。
タＡｌ−５ｉ系合金のステップカバレージが悪化するレ
ベルではなく、断線のない良好な半導体素子の実現が可
能となる。
第１図（ａ）ないし第１図（ｃ）はこの発明の半導体素
子の製造方法の工程断面図、第２図は選択Ｗ膜の非成長
性の説明図、第３図ないし第５図はそれぞれ従来の異な
る半導体素子の製造方法の説明図である。 ３１・・・Ｓｉ基板、３２・・・絶縁膜、３３・・・拡
散層、３４・・・第１の層間絶縁膜、３５・・・Ｗポリ
サイド膜、３６・・・第２の層間絶縁膜、３７．３８・
・・コンタクト孔、３９・・・Ｗ膜、４０・・・Ａｌ−
５ｉ系合金膜。 （ｂ） 本発明の工程断面図 第１図 （ｃ） 本発明の工程断面図 第 図 本発明のコンタクト孔の説明図 第 図 １ ：ＩＣ基板 ３：拡散層 ５：開孔部 ６：Ａ４−５ 系合金膜 従来の製造方法の説明図 第 ３ １：ＩＣ基板 ２：素子分離絶縁膜 ３：拡散層 ４：絶縁膜 ５：開孔部 ６：Ｗ膜 ７：ヘノ−Ｓｉ系合金膜 従来の製造方法の説明図 第 図
子の製造方法の工程断面図、第２図は選択Ｗ膜の非成長
性の説明図、第３図ないし第５図はそれぞれ従来の異な
る半導体素子の製造方法の説明図である。 ３１・・・Ｓｉ基板、３２・・・絶縁膜、３３・・・拡
散層、３４・・・第１の層間絶縁膜、３５・・・Ｗポリ
サイド膜、３６・・・第２の層間絶縁膜、３７．３８・
・・コンタクト孔、３９・・・Ｗ膜、４０・・・Ａｌ−
５ｉ系合金膜。 （ｂ） 本発明の工程断面図 第１図 （ｃ） 本発明の工程断面図 第 図 本発明のコンタクト孔の説明図 第 図 １ ：ＩＣ基板 ３：拡散層 ５：開孔部 ６：Ａ４−５ 系合金膜 従来の製造方法の説明図 第 ３ １：ＩＣ基板 ２：素子分離絶縁膜 ３：拡散層 ４：絶縁膜 ５：開孔部 ６：Ｗ膜 ７：ヘノ−Ｓｉ系合金膜 従来の製造方法の説明図 第 図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に素子分離用の絶縁膜の形成後拡散
層を形成し、かつ第１の層間絶縁膜を形成する工程と、 （ｂ）上記第１の層間絶縁膜上にＡｓを含むＷポリサイ
ド膜および第２の層間絶縁膜を形成した後このＡｓを含
むＷポリサイド膜上に浅いコンタクト孔を形成するとと
もに上記拡散層上に深いコンタクト孔を形成する工程と
、 （ｃ）上記深いコンタクト孔内にのみＷ膜を上記第２の
層間絶縁膜と段差を生じない程度にＷ膜を埋め込んだ後
に配線層を形成する工程と、 よりなる半導体素子の製造方法。
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| JP2044628A JP2892421B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体素子の製造方法 |
| US07/658,239 US5192713A (en) | 1990-02-27 | 1991-02-20 | Method of manufacturing semiconductor devices having multi-layered structure |
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| JP2044628A JP2892421B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体素子の製造方法 |
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Family Applications (1)
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| JP2044628A Expired - Lifetime JP2892421B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体素子の製造方法 |
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-
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-
1991
- 1991-02-20 US US07/658,239 patent/US5192713A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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