JPH04315425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04315425A JPH04315425A JP8211691A JP8211691A JPH04315425A JP H04315425 A JPH04315425 A JP H04315425A JP 8211691 A JP8211691 A JP 8211691A JP 8211691 A JP8211691 A JP 8211691A JP H04315425 A JPH04315425 A JP H04315425A
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- tungsten
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明は、半導体装置の製造
方法に関し、さらに詳しくは、コンタクト部の配線の形
成法に関する。
方法に関し、さらに詳しくは、コンタクト部の配線の形
成法に関する。
【０００２】
【従来の技術】 近年、半導体素子の微細化に伴って
コンタクト穴の径も微細化し、コンタクト穴の深さに対
する径の比つまりアスペクト比はますます大きくなって
きており、通常のスパッタによる薄膜成形方法ではコン
タクト穴の内部にまで配線材料を被覆することが困難と
なってきている。このような問題を解決するために、従
来では、高融点金属，例えばタングステンをＣＶＤ法（
化学気相成長法）によって、コンタクト穴の内部のみに
選択的に充填した後、所定の配線を形成するといった方
法が採用されている。
コンタクト穴の径も微細化し、コンタクト穴の深さに対
する径の比つまりアスペクト比はますます大きくなって
きており、通常のスパッタによる薄膜成形方法ではコン
タクト穴の内部にまで配線材料を被覆することが困難と
なってきている。このような問題を解決するために、従
来では、高融点金属，例えばタングステンをＣＶＤ法（
化学気相成長法）によって、コンタクト穴の内部のみに
選択的に充填した後、所定の配線を形成するといった方
法が採用されている。
【０００３】すなわち、タングステンは、ＣＶＤ法によ
り基板上に成膜する場合、その成膜条件を適宜に選定す
ることによって、絶縁膜には成長せず、Ｓｉやシリサイ
ドおよび金属上にのみ成長するといった、いわゆる選択
成長の特徴があり、この性質を利用して、コンタクト穴
の内部にのみタングステンを成長させることにより、コ
ンタクト穴にタングステンを埋め込んでアスペクト比の
低減ならびに配線層の平坦化を行っている。なお、この
ようなタングステン成膜法は、一般に、選択ＣＶＤ−タ
ングステン法と称される。
り基板上に成膜する場合、その成膜条件を適宜に選定す
ることによって、絶縁膜には成長せず、Ｓｉやシリサイ
ドおよび金属上にのみ成長するといった、いわゆる選択
成長の特徴があり、この性質を利用して、コンタクト穴
の内部にのみタングステンを成長させることにより、コ
ンタクト穴にタングステンを埋め込んでアスペクト比の
低減ならびに配線層の平坦化を行っている。なお、この
ようなタングステン成膜法は、一般に、選択ＣＶＤ−タ
ングステン法と称される。
【０００４】
【発明が解決しようとする課題】 ところで、コンタ
クト穴にタングステンをＣＶＤ法により選択的に成長さ
せる方法においては、成長の初期においてＳｉ基板の表
面層が消費されるという欠点がある。このような表面層
の消費は、近年のようにＬＳＩの微細化が進み、接合深
さも浅くなりつつある現状では、接合リークの増大やコ
ンタクトの高抵抗化をもたらす原因となり、その表面層
の消費が無視できなくなってきている。
クト穴にタングステンをＣＶＤ法により選択的に成長さ
せる方法においては、成長の初期においてＳｉ基板の表
面層が消費されるという欠点がある。このような表面層
の消費は、近年のようにＬＳＩの微細化が進み、接合深
さも浅くなりつつある現状では、接合リークの増大やコ
ンタクトの高抵抗化をもたらす原因となり、その表面層
の消費が無視できなくなってきている。
【０００５】本発明は、上記の従来の問題点に鑑みてな
されたもので、その目的とするところは、コンタクト穴
の内部へのタングステン成長時にＳｉ基板の消費をなく
し、もって接合リークおよびコンタクト抵抗をともに低
く抑えることが可能な方法を提供することにある。
されたもので、その目的とするところは、コンタクト穴
の内部へのタングステン成長時にＳｉ基板の消費をなく
し、もって接合リークおよびコンタクト抵抗をともに低
く抑えることが可能な方法を提供することにある。
【０００６】
【課題を解決するための手段】 上記の目的を達成す
るために、本発明方法では、実施例に対応する図１に示
すように、Ｓｉ基板上１に絶縁層（素子分離領域４およ
び層間絶縁膜５等）を形成し、この絶縁層５をエッチン
グしてコンタクト穴６を開口してＳｉ基板１の表面を露
呈させ（ａ） 、その露呈した表面上にのみシリサイド
膜７を選択的に形成した後（ｂ） 、（ｃ） に示すよ
うにコンタクト穴６の内部に、選択ＣＶＤ−タングステ
ン法によってタングステン８を充填している。
るために、本発明方法では、実施例に対応する図１に示
すように、Ｓｉ基板上１に絶縁層（素子分離領域４およ
び層間絶縁膜５等）を形成し、この絶縁層５をエッチン
グしてコンタクト穴６を開口してＳｉ基板１の表面を露
呈させ（ａ） 、その露呈した表面上にのみシリサイド
膜７を選択的に形成した後（ｂ） 、（ｃ） に示すよ
うにコンタクト穴６の内部に、選択ＣＶＤ−タングステ
ン法によってタングステン８を充填している。
【０００７】
【作用】 基本的には、選択ＣＶＤ−タングステン法
によって、コンタクト穴６にタングステンを埋め込むわ
けであるが、そのタングステン成長の前に、コンタクト
穴６において露呈しているＳｉ基板１の表面上に、例え
ばＴｉＳｉ６ 等のシリサイド膜７を形成しておくこと
で、タングステン成長時におけるＳｉ基板１の表面層の
消費をなくすことができる。
によって、コンタクト穴６にタングステンを埋め込むわ
けであるが、そのタングステン成長の前に、コンタクト
穴６において露呈しているＳｉ基板１の表面上に、例え
ばＴｉＳｉ６ 等のシリサイド膜７を形成しておくこと
で、タングステン成長時におけるＳｉ基板１の表面層の
消費をなくすことができる。
【０００８】ここで、シリサイド膜７は、例えば図１の
（ａ）の状態で、Ｓｉ基板１上に、スパッタリング法に
よりＴｉ等を一様に成膜した後、その膜の未反応部分つ
まり絶縁層５上のＴｉ膜のみを、ＮＨ４ＯＨ とＨ２Ｏ
２との混合液により選択的に除去することによって形成
することができる。
（ａ）の状態で、Ｓｉ基板１上に、スパッタリング法に
よりＴｉ等を一様に成膜した後、その膜の未反応部分つ
まり絶縁層５上のＴｉ膜のみを、ＮＨ４ＯＨ とＨ２Ｏ
２との混合液により選択的に除去することによって形成
することができる。
【０００９】
【実施例】 図１は本発明方法の実施例の手順を説明
する図で、ＳＲＡＭの製造工程に本発明を適用した例を
示す。まず、（ａ） に示すように、Ｓｉ基板１上に素
子分離領域（ＬＯＣＯＳ） ４、ｎ＋ Ｓｉ層２および
ｐ＋ Ｓｉ層３からなる素子を形成した後、ＣＶＤ法に
よりＢＰＳＧ等の層間絶縁膜５を積層し、次いで、層間
絶縁膜５をフォトリソグラフィ法によりエッチングして
、ｎ＋ Ｓｉ層２およびｐ＋ Ｓｉ層３上の所定位置に
、それぞれコンタクト穴６を開口しておく。
する図で、ＳＲＡＭの製造工程に本発明を適用した例を
示す。まず、（ａ） に示すように、Ｓｉ基板１上に素
子分離領域（ＬＯＣＯＳ） ４、ｎ＋ Ｓｉ層２および
ｐ＋ Ｓｉ層３からなる素子を形成した後、ＣＶＤ法に
よりＢＰＳＧ等の層間絶縁膜５を積層し、次いで、層間
絶縁膜５をフォトリソグラフィ法によりエッチングして
、ｎ＋ Ｓｉ層２およびｐ＋ Ｓｉ層３上の所定位置に
、それぞれコンタクト穴６を開口しておく。
【００１０】なお、ｎ＋ Ｓｉ層２およびｐ＋ Ｓｉ層
３は、層間絶縁膜５を積層する前に、Ｓｉ基板１の表面
層の所定領域に、不純物としてのドーパントをイオン注
入することによって形成する。また、層間絶縁膜５の膜
厚は１．０ μｍで、さらに、各コンタクト穴６は、そ
の径がともに０．６ μｍで、また深さが１．０ μｍ
とする。次に、Ｓｉ基板１を１％のバッファードフッ酸
中に浸して（４５秒）、コンタクト穴６において露呈し
ているＳｉ基板１の表面上の自然酸化膜を除去した後、
スパッタリング法によってＴｉ膜を一様に成膜し、次い
で、Ｓｉ基板１を、Ｎ２ の高濃度雰囲気中でランプ加
熱により温度６５０ ℃で熱処理を行った後、未反応の
ＴｉおよびＴｉＮつまり層間絶縁膜５上のＴｉ膜を、Ｎ
Ｈ４ＯＨ とＨ２Ｏ２との混合液で選択的に除去するこ
とで、（ｂ） に示すように、各コンタクト穴６の底部
に、それぞれチタンシリサイド膜（ＴｉＳｉ６）７を形
成する。
３は、層間絶縁膜５を積層する前に、Ｓｉ基板１の表面
層の所定領域に、不純物としてのドーパントをイオン注
入することによって形成する。また、層間絶縁膜５の膜
厚は１．０ μｍで、さらに、各コンタクト穴６は、そ
の径がともに０．６ μｍで、また深さが１．０ μｍ
とする。次に、Ｓｉ基板１を１％のバッファードフッ酸
中に浸して（４５秒）、コンタクト穴６において露呈し
ているＳｉ基板１の表面上の自然酸化膜を除去した後、
スパッタリング法によってＴｉ膜を一様に成膜し、次い
で、Ｓｉ基板１を、Ｎ２ の高濃度雰囲気中でランプ加
熱により温度６５０ ℃で熱処理を行った後、未反応の
ＴｉおよびＴｉＮつまり層間絶縁膜５上のＴｉ膜を、Ｎ
Ｈ４ＯＨ とＨ２Ｏ２との混合液で選択的に除去するこ
とで、（ｂ） に示すように、各コンタクト穴６の底部
に、それぞれチタンシリサイド膜（ＴｉＳｉ６）７を形
成する。
【００１１】次いで、反応ガスとしてＷＦ６ とＳｉＨ
４ を用いた選択ＣＶＤ−タングステン法により、（ｃ
） に示すように、各コンタクト穴６の内部にそれぞれ
タングステン層８を形成する。ここで、選択ＣＶＤ−タ
ングステン法による成膜条件を、成膜温度２７０℃、反
応室内の圧力を０．０２Ｔｏｒｒ、反応室内へのＷＦ６
とＳｉＨ４ との流入量を、それぞれ１０ｓｃｃｍお
よび８ｓｃｃｍとして、この条件下で成膜を行うと、２
００秒間の成膜により、コンタクト穴６内に、厚さ１．
０ μｍ程度のタングステン層８を得ることができる。 そして、一般的なスパッタリング法等により、タングス
テン層８に導通する所定パターンの配線を形成する。
４ を用いた選択ＣＶＤ−タングステン法により、（ｃ
） に示すように、各コンタクト穴６の内部にそれぞれ
タングステン層８を形成する。ここで、選択ＣＶＤ−タ
ングステン法による成膜条件を、成膜温度２７０℃、反
応室内の圧力を０．０２Ｔｏｒｒ、反応室内へのＷＦ６
とＳｉＨ４ との流入量を、それぞれ１０ｓｃｃｍお
よび８ｓｃｃｍとして、この条件下で成膜を行うと、２
００秒間の成膜により、コンタクト穴６内に、厚さ１．
０ μｍ程度のタングステン層８を得ることができる。 そして、一般的なスパッタリング法等により、タングス
テン層８に導通する所定パターンの配線を形成する。
【００１２】なお、以上の本発明実施例においては、シ
リサイド膜７をチタンシリサイドとしているが、これに
限定されることなく、例えば、Ｃｏ，ＴａあるいはＰｔ
等の他の金属によるシリサイドであってもよい。また、
（ｃ） 工程におけるタングステン成長時の成膜条件は
、特に限定されず、選択ＣＶＤ−タングステン法におい
て一般に適用される条件であればよく、その条件を、例
えば、成膜温度が２５０〜３５０℃、ＷＦ６ とＳｉＨ
４ との流量比が３０／２４〜３０／１６とし、また反
応室内の圧力を０．０１〜０．１２Ｔｏｒｒ程度とすれ
ば、厚さ１．０ 〜１．２ μｍ程度のタングステン層
を容易に得ることができる。
リサイド膜７をチタンシリサイドとしているが、これに
限定されることなく、例えば、Ｃｏ，ＴａあるいはＰｔ
等の他の金属によるシリサイドであってもよい。また、
（ｃ） 工程におけるタングステン成長時の成膜条件は
、特に限定されず、選択ＣＶＤ−タングステン法におい
て一般に適用される条件であればよく、その条件を、例
えば、成膜温度が２５０〜３５０℃、ＷＦ６ とＳｉＨ
４ との流量比が３０／２４〜３０／１６とし、また反
応室内の圧力を０．０１〜０．１２Ｔｏｒｒ程度とすれ
ば、厚さ１．０ 〜１．２ μｍ程度のタングステン層
を容易に得ることができる。
【００１３】さらに、本発明は、ＳＲＡＭのほか、例え
ばＤＲＡＭ等の他の半導体装置の配線形成にも適用可能
であることは勿論である。
ばＤＲＡＭ等の他の半導体装置の配線形成にも適用可能
であることは勿論である。
【００１４】
【発明の効果】 以上説明したように、本発明方法に
よれば、選択ＣＶＤ−タングステン法によりコンタクト
穴にタングステンを充填する前に、コンタクト穴におい
て露呈しているＳｉ基板の表面上にシリサイド膜を形成
したので、タングステン成長初期においても、Ｓｉ基板
の表面層が消費されることがなくなり、これによって、
コンタクト穴のアスペクト比が大きい場合であっても、
接合のリークを抑えることができるとともに、低抵抗の
コンタクトを得ることが可能となる。このことは、例え
ばＬＳＩの微細化をはかる上で寄与するところが大きい
。
よれば、選択ＣＶＤ−タングステン法によりコンタクト
穴にタングステンを充填する前に、コンタクト穴におい
て露呈しているＳｉ基板の表面上にシリサイド膜を形成
したので、タングステン成長初期においても、Ｓｉ基板
の表面層が消費されることがなくなり、これによって、
コンタクト穴のアスペクト比が大きい場合であっても、
接合のリークを抑えることができるとともに、低抵抗の
コンタクトを得ることが可能となる。このことは、例え
ばＬＳＩの微細化をはかる上で寄与するところが大きい
。
【図１】 本発明方法の実施例の手順を説明する図
１・・・・Ｓｉ基板
２・・・・ｎ＋ Ｓｉ層
３・・・・ｐ＋ Ｓｉ層
４・・・・素子分離領域
５・・・・層間絶縁膜
６・・・・コンタクト穴
７・・・・シリサイド膜
８・・・・タングステン層
Claims (1)
- 【請求項１】 Ｓｉ基板上に絶縁層を形成し、この絶
縁層をエッチングしてコンタクト穴を開口して、上記Ｓ
ｉ基板表面を露呈させ、その露呈した面のみにシリサイ
ド膜を選択的に形成した後、上記コンタクト穴の内部に
、選択ＣＶＤ−タングステン法によってタングステンを
充填する工程を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8211691A JPH04315425A (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8211691A JPH04315425A (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315425A true JPH04315425A (ja) | 1992-11-06 |
Family
ID=13765440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8211691A Pending JPH04315425A (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04315425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514238A (ja) * | 2005-10-28 | 2009-04-02 | アプライド マテリアルズ インコーポレイテッド | 半導体接合部に薄膜物質を選択的に堆積させる方法 |
-
1991
- 1991-04-15 JP JP8211691A patent/JPH04315425A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514238A (ja) * | 2005-10-28 | 2009-04-02 | アプライド マテリアルズ インコーポレイテッド | 半導体接合部に薄膜物質を選択的に堆積させる方法 |
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