JPH05308056A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05308056A JPH05308056A JP13973692A JP13973692A JPH05308056A JP H05308056 A JPH05308056 A JP H05308056A JP 13973692 A JP13973692 A JP 13973692A JP 13973692 A JP13973692 A JP 13973692A JP H05308056 A JPH05308056 A JP H05308056A
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- JP
- Japan
- Prior art keywords
- contact hole
- insulating film
- tungsten
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 高融点金属などの選択ＣＶＤ法において、安
定に埋め込みプロセスを行うことができ、しかも、タン
グステンプラグ等のストレスや密着性の悪さからくる剥
がれを防止することができる半導体装置の製造方法を提
供する。 【構成】 シリコン基板１上の絶縁膜をエッチングレー
トの異なる三層構造２，３，４として、この絶縁膜にコ
ンタクトホール５を開口した後、洗浄液によるエッチン
グを行ってコンタクトホール５中央部の内径を大きく
し、タングステン選択成長によりこのコンタクトホール
５を埋め込むことにより、コンタクトホール埋め込み後
のタングステンプラグ６の剥がれを有効に防止する。
定に埋め込みプロセスを行うことができ、しかも、タン
グステンプラグ等のストレスや密着性の悪さからくる剥
がれを防止することができる半導体装置の製造方法を提
供する。 【構成】 シリコン基板１上の絶縁膜をエッチングレー
トの異なる三層構造２，３，４として、この絶縁膜にコ
ンタクトホール５を開口した後、洗浄液によるエッチン
グを行ってコンタクトホール５中央部の内径を大きく
し、タングステン選択成長によりこのコンタクトホール
５を埋め込むことにより、コンタクトホール埋め込み後
のタングステンプラグ６の剥がれを有効に防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、さらに詳細には、半導体装置における積層構造配
線の形成方法に関する。
関し、さらに詳細には、半導体装置における積層構造配
線の形成方法に関する。
【０００２】
【従来の技術】半導体装置が微細化されるにつれて、コ
ンタクトホールのアスペクト比（コンタクト深さ／コン
タクトサイズ）が１以上となり、従来のアルミニウムの
スパッタ等を用いた場合、この微細なコンタクトホール
への埋め込みが困難となってきている。
ンタクトホールのアスペクト比（コンタクト深さ／コン
タクトサイズ）が１以上となり、従来のアルミニウムの
スパッタ等を用いた場合、この微細なコンタクトホール
への埋め込みが困難となってきている。
【０００３】そこで、このように微細なコンタクトホー
ルに対しても良好なコンタクトを取る方法として、タン
グステン選択成長やブランケットタングステンとエッチ
バック、あるいはバイアスアルミニウムスパッタ法等が
検討されている。中でもタングステン選択成長は、他の
方法に比べてその形成工程が短く、微細なコンタクトホ
ールへの埋め込みも可能であることから、盛んに検討さ
れている（IEEE Transactions on Electron Devices.,V
OL.37,No.3, p.569-576,March 1990参照）。
ルに対しても良好なコンタクトを取る方法として、タン
グステン選択成長やブランケットタングステンとエッチ
バック、あるいはバイアスアルミニウムスパッタ法等が
検討されている。中でもタングステン選択成長は、他の
方法に比べてその形成工程が短く、微細なコンタクトホ
ールへの埋め込みも可能であることから、盛んに検討さ
れている（IEEE Transactions on Electron Devices.,V
OL.37,No.3, p.569-576,March 1990参照）。
【０００４】図２は従来の半導体装置のコンタクトホー
ル部分の積層配線の断面構造を示している。タングステ
ン選択成長を用いた場合のこのコンタクトホール部分の
埋め込み工程は、通常、シリコン基板１上にシリコン酸
化膜等で形成された絶縁膜７に、レジストパターンマス
クによりシリコン基板１に達するコンタクトホール５を
開口する工程（図２(a))と、選択ＣＶＤにより高融点金
属（タングステン）６を埋め込む工程（図２(b))とから
成る。
ル部分の積層配線の断面構造を示している。タングステ
ン選択成長を用いた場合のこのコンタクトホール部分の
埋め込み工程は、通常、シリコン基板１上にシリコン酸
化膜等で形成された絶縁膜７に、レジストパターンマス
クによりシリコン基板１に達するコンタクトホール５を
開口する工程（図２(a))と、選択ＣＶＤにより高融点金
属（タングステン）６を埋め込む工程（図２(b))とから
成る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うに注目されつつあるタングステン選択成長技術におい
ても、コンタクトホール５内に埋め込まれたタングステ
ン６自体のストレスが大きな引っ張り応力をもっている
こと、およびタングステン６とシリコン基板１のシリコ
ンとの密着性が良くないことなどを原因として、上記コ
ンタクトホール５内に埋め込まれたタングステンプラグ
の剥がれが見られる場合があった。
うに注目されつつあるタングステン選択成長技術におい
ても、コンタクトホール５内に埋め込まれたタングステ
ン６自体のストレスが大きな引っ張り応力をもっている
こと、およびタングステン６とシリコン基板１のシリコ
ンとの密着性が良くないことなどを原因として、上記コ
ンタクトホール５内に埋め込まれたタングステンプラグ
の剥がれが見られる場合があった。
【０００６】本発明はかかる従来の問題点に鑑みてなさ
れたものであって、その目的とするところは、高融点金
属などの選択ＣＶＤ法において、安定に埋め込みプロセ
スを行うことができ、しかも、タングステンプラグ等の
ストレスや密着性の悪さから生じる剥がれを防止するこ
とができる半導体装置の製造方法を提供することにあ
る。
れたものであって、その目的とするところは、高融点金
属などの選択ＣＶＤ法において、安定に埋め込みプロセ
スを行うことができ、しかも、タングステンプラグ等の
ストレスや密着性の悪さから生じる剥がれを防止するこ
とができる半導体装置の製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を解決するた
め、本発明の半導体装置の製造方法は、少なくとも中間
に位置する層のエッチングレートを他の層のエッチング
レートと異ならしめた三層構造の絶縁膜を基板上もしく
は配線上に形成する工程と、この絶縁膜にコンタクトホ
ールを開口した後、中間に位置する層のエッチングが速
く行われる条件でエッチングを行って、コンタクトホー
ル中央部の内径を大きくする工程と、タングステン選択
成長によりこのコンタクトホールを埋め込む工程と、で
構成される。
め、本発明の半導体装置の製造方法は、少なくとも中間
に位置する層のエッチングレートを他の層のエッチング
レートと異ならしめた三層構造の絶縁膜を基板上もしく
は配線上に形成する工程と、この絶縁膜にコンタクトホ
ールを開口した後、中間に位置する層のエッチングが速
く行われる条件でエッチングを行って、コンタクトホー
ル中央部の内径を大きくする工程と、タングステン選択
成長によりこのコンタクトホールを埋め込む工程と、で
構成される。
【０００８】
【作用】本発明によれば、基板上の絶縁膜をエッチング
レートの異なる三層構造として、この絶縁膜にコンタク
トホールを開口した後、洗浄液によるエッチングを行っ
てコンタクトホール中央部の内径を大きくし、タングス
テン選択成長によりこのコンタクトホールを埋め込むこ
とにより、コンタクトホール埋め込み後のタングステン
プラグの剥がれが有効に防止される。
レートの異なる三層構造として、この絶縁膜にコンタク
トホールを開口した後、洗浄液によるエッチングを行っ
てコンタクトホール中央部の内径を大きくし、タングス
テン選択成長によりこのコンタクトホールを埋め込むこ
とにより、コンタクトホール埋め込み後のタングステン
プラグの剥がれが有効に防止される。
【０００９】
【実施例】第１図(a) 〜(d) は本発明に係る半導体装置
の製造方法の一例を示す。以下、この図に従って本実施
例を具体的に説明する。
の製造方法の一例を示す。以下、この図に従って本実施
例を具体的に説明する。
【００１０】シリコン（１００）基板１上に、化学的気
相成長（ＣＶＤ）法により、エッチングレートの異なる
絶縁膜２，３，４を順次堆積する（図１(a))。
相成長（ＣＶＤ）法により、エッチングレートの異なる
絶縁膜２，３，４を順次堆積する（図１(a))。
【００１１】すなわち、例えば、８００℃でＳｉＨ4 ＋
ＮＯ2 により得られる二酸化シリコン（ＳｉＯ2）膜２
を、まずシリコン基板１上に６０００Å積層し、続いて
この上に、ＢＰＳＧ（boro-phospho silicate glass;リ
ン濃度６．０wt％，ボロン濃度３．５wt％）膜３を４０
００Å積層し、さらにこの上に、二酸化シリコン膜（Ｓ
ｉＯ2）４を２０００Å積層する。これにより、厚さ
１．２μｍの絶縁膜が形成される。そして、この絶縁膜
は、少なくとも中間に位置する層、ＢＰＳＧ膜３のエッ
チングレートが、他の層二酸化シリコン膜２、４のエッ
チングレートと異なる三層構造を有する。
ＮＯ2 により得られる二酸化シリコン（ＳｉＯ2）膜２
を、まずシリコン基板１上に６０００Å積層し、続いて
この上に、ＢＰＳＧ（boro-phospho silicate glass;リ
ン濃度６．０wt％，ボロン濃度３．５wt％）膜３を４０
００Å積層し、さらにこの上に、二酸化シリコン膜（Ｓ
ｉＯ2）４を２０００Å積層する。これにより、厚さ
１．２μｍの絶縁膜が形成される。そして、この絶縁膜
は、少なくとも中間に位置する層、ＢＰＳＧ膜３のエッ
チングレートが、他の層二酸化シリコン膜２、４のエッ
チングレートと異なる三層構造を有する。
【００１２】続いて、レジストを塗布し、パターニング
を行ってマスクを形成する。そしてレジストパターンを
マスクとした反応性イオンエッチング（ＲＩＥ）法によ
り、コンタクトホール５を、上記絶縁膜２，３，４にシ
リコン基板１上まで開口する（図１(b))。
を行ってマスクを形成する。そしてレジストパターンを
マスクとした反応性イオンエッチング（ＲＩＥ）法によ
り、コンタクトホール５を、上記絶縁膜２，３，４にシ
リコン基板１上まで開口する（図１(b))。
【００１３】次に、アンモニア水（ＮＨ4 ＯＨ）、過酸
化水素水（Ｈ2 Ｏ2 ）および水（Ｈ2 Ｏ）を１：１：５
の割合で混合した洗浄液中に、上記シリコン基板１を１
０分間漬けて、絶縁膜２，３，４をエッチング処理し、
コンタクトホール５の中央部５’の内径を、その上下部
よりも大きくする（図１(c))。
化水素水（Ｈ2 Ｏ2 ）および水（Ｈ2 Ｏ）を１：１：５
の割合で混合した洗浄液中に、上記シリコン基板１を１
０分間漬けて、絶縁膜２，３，４をエッチング処理し、
コンタクトホール５の中央部５’の内径を、その上下部
よりも大きくする（図１(c))。
【００１４】すなわち、二酸化シリコン膜２，４の上記
洗浄液によるエッチングレートは約１０Å／ｍｉｎであ
り、ＢＰＳＧ膜３では約１００Å／ｍｉｎである。した
がって、コンタクトホール５の内径は、反応性イオンエ
ッチング後において一律に０．５μｍであったものが、
上記洗浄液でのエッチングにより、上下両端部の二酸化
シリコン膜２，４部分で約０．５２μｍとなり、また、
中央部のＢＰＳＧ膜３部分で約０．７μｍとなる。
洗浄液によるエッチングレートは約１０Å／ｍｉｎであ
り、ＢＰＳＧ膜３では約１００Å／ｍｉｎである。した
がって、コンタクトホール５の内径は、反応性イオンエ
ッチング後において一律に０．５μｍであったものが、
上記洗浄液でのエッチングにより、上下両端部の二酸化
シリコン膜２，４部分で約０．５２μｍとなり、また、
中央部のＢＰＳＧ膜３部分で約０．７μｍとなる。
【００１５】その後、高融点金属の選択ＣＶＤ法、例え
ば、基板温度３００℃、真空度１０ｍtorrの雰囲気中に
おいて、六弗化タングステン（ＷＦ6 ；流量１０sccm）
のモノシラン（ＳｉＨ4 ；流量６sccm）による還元法を
用いて、上記コンタクトホール５にタングステン層６を
自己整合的に１．２μｍ成長させる（図１(d))。
ば、基板温度３００℃、真空度１０ｍtorrの雰囲気中に
おいて、六弗化タングステン（ＷＦ6 ；流量１０sccm）
のモノシラン（ＳｉＨ4 ；流量６sccm）による還元法を
用いて、上記コンタクトホール５にタングステン層６を
自己整合的に１．２μｍ成長させる（図１(d))。
【００１６】なお、本発明は上述した実施例に限定され
ることなく、種々設計変更可能である。例えば、図示例
は、コンタクトホールの中央部の内径を大きくする方法
として、絶縁膜２，３，４の成分を異ならしめて相互の
エッチングレートの違いを利用したものであるが、この
ほか、工程に応じた絶縁膜（ＬＰ−ＴＥＯＳ(low press
ure-teraethyl orthosilicate)等）に対しても、上記の
洗浄液、ＨＦ、ＮＨ4Ｆ等の洗浄液を用いてコンタクト
ホール中央部の内径を大きくすることが可能である。
ることなく、種々設計変更可能である。例えば、図示例
は、コンタクトホールの中央部の内径を大きくする方法
として、絶縁膜２，３，４の成分を異ならしめて相互の
エッチングレートの違いを利用したものであるが、この
ほか、工程に応じた絶縁膜（ＬＰ−ＴＥＯＳ(low press
ure-teraethyl orthosilicate)等）に対しても、上記の
洗浄液、ＨＦ、ＮＨ4Ｆ等の洗浄液を用いてコンタクト
ホール中央部の内径を大きくすることが可能である。
【００１７】
【発明の効果】以上詳述したように、本発明の製造方法
によれば、コンタクトホール中央部の内径が大きくなる
ために、高融点金属などの選択ＣＶＤ法において、タン
グステンプラグ等のストレスや密着性の悪さからくる剥
がれを防止することができ、安定した埋め込みプロセス
を行うことが可能である。
によれば、コンタクトホール中央部の内径が大きくなる
ために、高融点金属などの選択ＣＶＤ法において、タン
グステンプラグ等のストレスや密着性の悪さからくる剥
がれを防止することができ、安定した埋め込みプロセス
を行うことが可能である。
【図１】本発明に係る一実施例である半導体装置の製造
方法の一例を工程別に示した断面図である。
方法の一例を工程別に示した断面図である。
【図２】従来の半導体装置の製造方法を工程別に示した
断面図である。
断面図である。
１ シリコン基板 ２ 絶縁膜（二酸化シリコン） ３ 絶縁膜（ＢＰＳＧ） ４ 絶縁膜（二酸化シリコン） ５ コンタクトホール ６ タングステン膜
Claims (1)
- 【請求項１】 少なくとも中間に位置する層のエッチン
グレートを他の層のエッチングレートと異ならしめた三
層構造の絶縁膜を基板上もしくは配線上に形成する工程
と、この絶縁膜にコンタクトホールを開口した後、中間
に位置する層のエッチングが速く行われる条件でエッチ
ングを行って、コンタクトホール中央部の内径を大きく
する工程と、タングステン選択成長によりこのコンタク
トホールを埋め込む工程と、からなる半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13973692A JPH05308056A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13973692A JPH05308056A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308056A true JPH05308056A (ja) | 1993-11-19 |
Family
ID=15252183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13973692A Pending JPH05308056A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049102A (en) * | 1997-08-29 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory |
| JP2012175109A (ja) * | 2011-02-17 | 2012-09-10 | Freescale Semiconductor Inc | 固定された導電性ビアおよびその製造方法 |
-
1992
- 1992-04-30 JP JP13973692A patent/JPH05308056A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049102A (en) * | 1997-08-29 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory |
| JP2012175109A (ja) * | 2011-02-17 | 2012-09-10 | Freescale Semiconductor Inc | 固定された導電性ビアおよびその製造方法 |
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