JP2695861B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2695861B2 JP2695861B2 JP23686688A JP23686688A JP2695861B2 JP 2695861 B2 JP2695861 B2 JP 2695861B2 JP 23686688 A JP23686688 A JP 23686688A JP 23686688 A JP23686688 A JP 23686688A JP 2695861 B2 JP2695861 B2 JP 2695861B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，半導体装置の製造方法に係り，特に集積回
路において複数のコンタクト孔に平坦に導体層を埋込み
形成する方法に関する。
路において複数のコンタクト孔に平坦に導体層を埋込み
形成する方法に関する。
（従来の技術） 集積回路の微細化，大規模化に伴い，多数のコンタク
ト孔による拡散層と配線，あるいは配線層間の相互接続
を信頼性よく形成することが，集積回路の歩留りや信頼
性に大きく影響するようになっている。特に，異方性エ
ッチングによる急峻な段差を持つコンタクト孔で段切れ
を生じることなく配線を形成するために，コンタクト孔
に選択的気相成長法（選択CVD法）により予め導体層を
埋込み形成することが有効である。
ト孔による拡散層と配線，あるいは配線層間の相互接続
を信頼性よく形成することが，集積回路の歩留りや信頼
性に大きく影響するようになっている。特に，異方性エ
ッチングによる急峻な段差を持つコンタクト孔で段切れ
を生じることなく配線を形成するために，コンタクト孔
に選択的気相成長法（選択CVD法）により予め導体層を
埋込み形成することが有効である。
上述したコンタクト孔埋込みの具体的な手法として，
二つある。一つは，深さの異なる複数のコンタクト孔に
対して，浅いコンタクト孔が埋まるように導体層の厚み
を選ぶ方法である。もう一つは，逆に，深いコンタクト
孔が埋まるように導体層の厚みを選ぶ方法である。これ
ら二つの手法の利害得失を以下に具体的に説明する。
二つある。一つは，深さの異なる複数のコンタクト孔に
対して，浅いコンタクト孔が埋まるように導体層の厚み
を選ぶ方法である。もう一つは，逆に，深いコンタクト
孔が埋まるように導体層の厚みを選ぶ方法である。これ
ら二つの手法の利害得失を以下に具体的に説明する。
第２図（ａ）（ｂ）は，浅いコンタクト孔の深さに合
せる方法の例である。ここでは,p型シリコン基板11に素
子分離絶縁膜12が形成され，素子領域にゲート絶縁膜を
介してゲート電極13が形成され，このゲート電極13に自
己整合的にソース，ドレイン拡散層15,16が形成されて
いる。素子分離領域上には，例えばゲート電極13と同時
に形成された多結晶シリコン配線14が形成されている。
このように素子形成された基板上にはCVD絶縁膜17が表
面がほぼ平坦になるように堆積され，これにコンタクト
孔18が開けられている。拡散層15上のコンタクト孔181
は，素子分離領域上のコンタクト孔182に比べて深い
（ａ）。この状態で選択CVD法により，例えばＷ等の導
体層19をコンタクト孔18に埋込む（ｂ）。
せる方法の例である。ここでは,p型シリコン基板11に素
子分離絶縁膜12が形成され，素子領域にゲート絶縁膜を
介してゲート電極13が形成され，このゲート電極13に自
己整合的にソース，ドレイン拡散層15,16が形成されて
いる。素子分離領域上には，例えばゲート電極13と同時
に形成された多結晶シリコン配線14が形成されている。
このように素子形成された基板上にはCVD絶縁膜17が表
面がほぼ平坦になるように堆積され，これにコンタクト
孔18が開けられている。拡散層15上のコンタクト孔181
は，素子分離領域上のコンタクト孔182に比べて深い
（ａ）。この状態で選択CVD法により，例えばＷ等の導
体層19をコンタクト孔18に埋込む（ｂ）。
この例では，浅い方のコンタクト孔182が完全に埋め
込まれているが，深い方のコンタクト孔181には段差が
残っている。従って十分な平坦化ができたとは言えな
い。
込まれているが，深い方のコンタクト孔181には段差が
残っている。従って十分な平坦化ができたとは言えな
い。
これに対して第３図（ａ）は，深い方のコンタクト孔
181を完全に埋込むようにした場合を示している。この
場合図から明らかなように，浅い方のコンタクト孔182
では，導体層192が盛上っていわゆるネイルヘッドが形
成されてしまう。このネイルヘッドは，隣接するコンタ
クトとの間で短絡を生じる原因となる。また，この上に
更に配線を重ねる場合に大きい段差の原因ともなる。そ
こでこのネイルヘッドは除去することが必要である。そ
のためには，第３図（ｂ）のように全面にフォトレジス
ト20を塗布して平坦化し，その後全面をRIEによって平
坦性を維持しながらエッチングして，第３図（ｃ）の状
態を得る。
181を完全に埋込むようにした場合を示している。この
場合図から明らかなように，浅い方のコンタクト孔182
では，導体層192が盛上っていわゆるネイルヘッドが形
成されてしまう。このネイルヘッドは，隣接するコンタ
クトとの間で短絡を生じる原因となる。また，この上に
更に配線を重ねる場合に大きい段差の原因ともなる。そ
こでこのネイルヘッドは除去することが必要である。そ
のためには，第３図（ｂ）のように全面にフォトレジス
ト20を塗布して平坦化し，その後全面をRIEによって平
坦性を維持しながらエッチングして，第３図（ｃ）の状
態を得る。
しかしながらこの方法にも問題がある。平坦形状を維
持しながら全面エッチングを行うには，絶縁膜17,導体
層19,フォトレジスト20の三者に対してエッチング速度
が等しいRIE条件を設定することが必要である。第３図
（ｃ）はこの理想状態を示している。しかし実際には，
このようなエッチング条件を設定することは不可能であ
る。例えば，絶縁膜エッチング速度が速い場合には，最
終的に第４図のように，導体層19が突出した状態とな
り，やはり段差が形成されてしまう。もう一つの問題
は，フォトレジスト20の表面を平坦にするためには，こ
れを例えば1.5μｍ程度と十分に厚く形成しなければな
らないことである。このように厚いフォトレジストを形
成すると,RIEでこれをエッチングするには大変な時間が
かかる。
持しながら全面エッチングを行うには，絶縁膜17,導体
層19,フォトレジスト20の三者に対してエッチング速度
が等しいRIE条件を設定することが必要である。第３図
（ｃ）はこの理想状態を示している。しかし実際には，
このようなエッチング条件を設定することは不可能であ
る。例えば，絶縁膜エッチング速度が速い場合には，最
終的に第４図のように，導体層19が突出した状態とな
り，やはり段差が形成されてしまう。もう一つの問題
は，フォトレジスト20の表面を平坦にするためには，こ
れを例えば1.5μｍ程度と十分に厚く形成しなければな
らないことである。このように厚いフォトレジストを形
成すると,RIEでこれをエッチングするには大変な時間が
かかる。
（発明が解決しようとする課題） 以上のように，複数の深さが異なるコンタクト孔に平
坦に導体層を埋込み形成することは，従来の方法では困
難であり，集積回路の微細化，高集積化に限界があっ
た。
坦に導体層を埋込み形成することは，従来の方法では困
難であり，集積回路の微細化，高集積化に限界があっ
た。
本発明は，この様な問題を解決した半導体装置の製造
方法を提供することを目的とする。
方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明に係る半導体装置
の製造方法は、素子が形成された半導体基板上に絶縁膜
を堆積する工程と、前記絶縁膜を選択エッチングして深
さの異なる複数のコンタクト孔を形成する工程と、選択
的気相成長法により浅いコンタクト孔では盛上がり深い
コンタクト孔は途中まで埋まるように導体層を埋込み形
成する工程と、この工程の後全面にフォトレジストをコ
ートし現象して、前記浅いコンタクト孔で前記導体層を
露出させ、前記深いコンタクト孔で前記導体層がフォト
レジストで覆われた状態を得る工程と、エッチングを行
って前記浅いコンタクト孔での前記導体層の盛上がりを
除去する工程とを有することを特徴とする。
の製造方法は、素子が形成された半導体基板上に絶縁膜
を堆積する工程と、前記絶縁膜を選択エッチングして深
さの異なる複数のコンタクト孔を形成する工程と、選択
的気相成長法により浅いコンタクト孔では盛上がり深い
コンタクト孔は途中まで埋まるように導体層を埋込み形
成する工程と、この工程の後全面にフォトレジストをコ
ートし現象して、前記浅いコンタクト孔で前記導体層を
露出させ、前記深いコンタクト孔で前記導体層がフォト
レジストで覆われた状態を得る工程と、エッチングを行
って前記浅いコンタクト孔での前記導体層の盛上がりを
除去する工程とを有することを特徴とする。
（作用） 本発明では，導体層の埋込みを従来の二つの手法の中
間状態にすること，そしてフォトレジストをコートした
後，ネイルヘッドが露出する程度にこれを現像すること
に特徴がある。これにより，全面エッチングによりネイ
ルヘッドを除去する工程では，エッチング速度を導体
層，絶縁膜，フォトレジストの順に速くしておけばよ
く，エッチング条件に選択の幅ができ，この結果容易に
複数のコンタクト孔に対して平坦に導体層を埋込み形成
することができる。また厚いフォトレジストをRIEによ
りエッチングする必要がないため，処理時間が短縮され
る。
間状態にすること，そしてフォトレジストをコートした
後，ネイルヘッドが露出する程度にこれを現像すること
に特徴がある。これにより，全面エッチングによりネイ
ルヘッドを除去する工程では，エッチング速度を導体
層，絶縁膜，フォトレジストの順に速くしておけばよ
く，エッチング条件に選択の幅ができ，この結果容易に
複数のコンタクト孔に対して平坦に導体層を埋込み形成
することができる。また厚いフォトレジストをRIEによ
りエッチングする必要がないため，処理時間が短縮され
る。
但し，最後の全面エッチング工程は，導体層のエッチ
ング速度が絶縁膜のそれより速い第１ステップと，両者
に対してほぼ等しいエッチング速度に設定した第２ステ
ップとの二段階とすることが好ましく，これにより，一
層良好な平坦形状が得られる。
ング速度が絶縁膜のそれより速い第１ステップと，両者
に対してほぼ等しいエッチング速度に設定した第２ステ
ップとの二段階とすることが好ましく，これにより，一
層良好な平坦形状が得られる。
（実施例） 以下，本発明の実施例を説明する。
第１図（ａ）〜（ｆ）は，一実施例のMOS集積回路製
造工程の要部工程を示す。この例では,p型シリコン基板
１に素子分離絶縁膜２が形成され，素子領域にゲート絶
縁膜を介してゲート電極３が形成され，このゲート電極
３に自己整合的にソース，ドレイン拡散層5,6が形成さ
れている。素子分離領域上には，例えばゲート電極３と
同時に形成された多結晶シリコン配線４が配設されてい
る。
造工程の要部工程を示す。この例では,p型シリコン基板
１に素子分離絶縁膜２が形成され，素子領域にゲート絶
縁膜を介してゲート電極３が形成され，このゲート電極
３に自己整合的にソース，ドレイン拡散層5,6が形成さ
れている。素子分離領域上には，例えばゲート電極３と
同時に形成された多結晶シリコン配線４が配設されてい
る。
このように素子形成された基板上にCVDにより絶縁膜
７を堆積し，これにRIEによってコンタクト孔８（81,
82）を形成する（ａ）。拡散層５上のコンタクト孔8
1は，素子分離領域の配線４上のコンタクト孔82に対し
て深い。この後選択CVDにより，各コンタクト孔８にＷ
層９（91,92）を埋込み形成する（ｂ）。図示のように
このＷ層９は，深いコンタクト孔81では段差が残るよう
に途中まで埋め込まれ，浅いコンタクト孔82では僅かに
盛上がってネイルヘッドができるように埋め込まれる。
７を堆積し，これにRIEによってコンタクト孔８（81,
82）を形成する（ａ）。拡散層５上のコンタクト孔8
1は，素子分離領域の配線４上のコンタクト孔82に対し
て深い。この後選択CVDにより，各コンタクト孔８にＷ
層９（91,92）を埋込み形成する（ｂ）。図示のように
このＷ層９は，深いコンタクト孔81では段差が残るよう
に途中まで埋め込まれ，浅いコンタクト孔82では僅かに
盛上がってネイルヘッドができるように埋め込まれる。
その後全面に約1.5μｍの厚さにフォトレジスト10を
塗布する（ｃ）。フォトレジスト10の表面はほぼ平坦に
なる。そしてフォトレジスト10を現像液により現像す
る。このとき現像時間を選ぶことにより，浅いコンタク
ト孔82のＷ層92は露出し，深いコンタクト孔81のＷ層91
はフォトレジスト10が覆われている状態を得る（ｄ）。
この様な条件を見出だすことは簡単で，またRIEにより
フォトレジストをエッチングする場合と異なり，短時間
の処理でこの状態を得ることができる。
塗布する（ｃ）。フォトレジスト10の表面はほぼ平坦に
なる。そしてフォトレジスト10を現像液により現像す
る。このとき現像時間を選ぶことにより，浅いコンタク
ト孔82のＷ層92は露出し，深いコンタクト孔81のＷ層91
はフォトレジスト10が覆われている状態を得る（ｄ）。
この様な条件を見出だすことは簡単で，またRIEにより
フォトレジストをエッチングする場合と異なり，短時間
の処理でこの状態を得ることができる。
こうして，深いコンタクト孔81のＷ層91の表面をフォ
トレジスト10で保護した状態で，次にRIEにより浅いコ
ンタクト孔82のＷ層92の盛上がり部分をエッチング除去
する。このRIE工程では，第１ステップとして,Wのエッ
チング速度が絶縁膜７のそれより速い条件のエッチング
を行って,W層92の突出部を優先的に削る（ｅ）。そして
最終段階の第２ステップで,W層９と絶縁膜７に対するエ
ッチング速度がほぼ等しい条件に設定したエッチングを
行って全体の厚みを調整し，深いコンタクト孔81とここ
のＷ層91との段差を小さくした後，フォトレジスト10を
除去する（ｆ）。
トレジスト10で保護した状態で，次にRIEにより浅いコ
ンタクト孔82のＷ層92の盛上がり部分をエッチング除去
する。このRIE工程では，第１ステップとして,Wのエッ
チング速度が絶縁膜７のそれより速い条件のエッチング
を行って,W層92の突出部を優先的に削る（ｅ）。そして
最終段階の第２ステップで,W層９と絶縁膜７に対するエ
ッチング速度がほぼ等しい条件に設定したエッチングを
行って全体の厚みを調整し，深いコンタクト孔81とここ
のＷ層91との段差を小さくした後，フォトレジスト10を
除去する（ｆ）。
この後は図示しないが，通常の工程に従って例えばAl
配線を形成して,MOS集積回路を完成する。
配線を形成して,MOS集積回路を完成する。
この実施例によれば，従来のように深いコンタクト孔
あるいは浅いコンタクト孔のいずれかに照準を合せて導
体層埋込みを行う手法に比べて，深さの異なる複数のコ
ンタクト孔に対してより確実に平坦化した状態で導体層
を埋込むことができる。また，厚いフォトレジストを用
いるが，これは現像液で処理して浅いコンタクト孔部の
導体層表面を露出させるためであるので，従来のように
フォトレジスト，絶縁膜および導体層の三者に対して等
しいエッチング条件を設定してRIEを行う方法と異な
り，処理時間は極めて短時間で済む。最後のRIEによる
エッチング工程も，厳しい条件が要求される訳ではな
い。以上により，深さの異なる複数のコンタクト孔に平
坦に導体層が埋め込まれ，その後の配線工程の信頼性向
上および平坦性の維持が図られる。従ってこの実施例に
よれば，微細素子を高密度に集積した集積回路を高い信
頼性を持って作ることができる。
あるいは浅いコンタクト孔のいずれかに照準を合せて導
体層埋込みを行う手法に比べて，深さの異なる複数のコ
ンタクト孔に対してより確実に平坦化した状態で導体層
を埋込むことができる。また，厚いフォトレジストを用
いるが，これは現像液で処理して浅いコンタクト孔部の
導体層表面を露出させるためであるので，従来のように
フォトレジスト，絶縁膜および導体層の三者に対して等
しいエッチング条件を設定してRIEを行う方法と異な
り，処理時間は極めて短時間で済む。最後のRIEによる
エッチング工程も，厳しい条件が要求される訳ではな
い。以上により，深さの異なる複数のコンタクト孔に平
坦に導体層が埋め込まれ，その後の配線工程の信頼性向
上および平坦性の維持が図られる。従ってこの実施例に
よれば，微細素子を高密度に集積した集積回路を高い信
頼性を持って作ることができる。
本発明は，上記実施例に限られるものではない。例え
ば実施例では，埋込み導体層としてＷ層を用いたが，そ
の他各種高融点金属やAl,Cu,多結晶シリコン，各種シリ
サイドなどを用いた場合も本発明は有効である。また最
終エッチング工程は,RIEの他,CDEなど他のドライエッチ
ング法，あるいはKOH等を用いたウェットエッチング法
を適用することも可能である。また実施例では，便宜上
深さの異なる二つのコンタクト孔の部分を説明したが，
当然ながら通常の集積回路では多数のコンタクト孔があ
り，その深さも二種とは限らない。従って本発明は，こ
の様な複数のコンタクト孔から基準となる二つの深さ，
例えば最も深い箇所と最も浅い箇所を選び，これに対し
て実施例と同様に導体層埋込み条件を設定すればよい。
ば実施例では，埋込み導体層としてＷ層を用いたが，そ
の他各種高融点金属やAl,Cu,多結晶シリコン，各種シリ
サイドなどを用いた場合も本発明は有効である。また最
終エッチング工程は,RIEの他,CDEなど他のドライエッチ
ング法，あるいはKOH等を用いたウェットエッチング法
を適用することも可能である。また実施例では，便宜上
深さの異なる二つのコンタクト孔の部分を説明したが，
当然ながら通常の集積回路では多数のコンタクト孔があ
り，その深さも二種とは限らない。従って本発明は，こ
の様な複数のコンタクト孔から基準となる二つの深さ，
例えば最も深い箇所と最も浅い箇所を選び，これに対し
て実施例と同様に導体層埋込み条件を設定すればよい。
［発明の効果］ 以上述べたように本発明によれば，深さの異なる複数
のコンタクト孔に良好な平坦性を保持して導体層を埋込
み形成することができる。またその埋込み処理は簡便か
つ高速にでき，高信頼性の半導体装置を低コストで実現
することができる。
のコンタクト孔に良好な平坦性を保持して導体層を埋込
み形成することができる。またその埋込み処理は簡便か
つ高速にでき，高信頼性の半導体装置を低コストで実現
することができる。
第１図（ａ）〜（ｆ）は，本発明の一実施例のMOS集積
回路製造工程を示す図，第２図（ａ）（ｂ）は，従来の
コンタクト孔埋込み法を説明するための図，第３図
（ａ）〜（ｃ）および第４図は，従来の他のコンタクト
孔埋込み法を説明するための図である。 １……ｐ型シリコン基板,2……素子分離絶縁膜,3……ゲ
ート電極、４……配線、5,6……ソース，ドレイン拡散
層,7……絶縁膜,8……コンタクト孔,9……Ｗ層,10……
フォトレジスト。
回路製造工程を示す図，第２図（ａ）（ｂ）は，従来の
コンタクト孔埋込み法を説明するための図，第３図
（ａ）〜（ｃ）および第４図は，従来の他のコンタクト
孔埋込み法を説明するための図である。 １……ｐ型シリコン基板,2……素子分離絶縁膜,3……ゲ
ート電極、４……配線、5,6……ソース，ドレイン拡散
層,7……絶縁膜,8……コンタクト孔,9……Ｗ層,10……
フォトレジスト。
Claims (1)
- 【請求項１】素子が形成された半導体基板上に絶縁膜を
堆積する工程と、前記絶縁膜を選択エッチングして深さ
の異なる複数のコンタクト孔を形成する工程と、選択的
気相成長法により浅いコンタクト孔では盛上がり深いコ
ンタクト孔は途中まで埋まるように導体層を埋込み形成
する工程と、この工程の後全面にフォトレジストをコー
トし現象して、前記浅いコンタクト孔で前記導体層を露
出させ、前記深いコンタクト孔で前記導体層がフォトレ
ジストで覆われた状態を得る工程と、エッチングを行っ
て前記浅いコンタクト孔での前記導体層の盛上がりを除
去する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23686688A JP2695861B2 (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23686688A JP2695861B2 (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284731A JPH0284731A (ja) | 1990-03-26 |
| JP2695861B2 true JP2695861B2 (ja) | 1998-01-14 |
Family
ID=17006959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23686688A Expired - Fee Related JP2695861B2 (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695861B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2892421B2 (ja) * | 1990-02-27 | 1999-05-17 | 沖電気工業株式会社 | 半導体素子の製造方法 |
-
1988
- 1988-09-21 JP JP23686688A patent/JP2695861B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0284731A (ja) | 1990-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |