KR100328449B1 - 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 다마신 패턴(Damascene Pattern)을 이용한 금속배선 형성방법에 관한 것이다. 종래 반도체 소자의 다마신 패턴은 식각방지층으로 실리콘 질화막을 사용하였다. 그러나, 본 발명은 종래 식각방지층으로 사용하는 실리콘 질화막 대신에 저유전율(k<2)의 불화 비정질 탄소막을 이용하므로 RC 딜레이를 최소화할 수 있고, 콘택 홀의 종횡비를 낮출수 있는 효과가 있다. 또한 불화 비정질 탄소막과 층간절연막인 실리콘 산화막과의 식각 선택비의 차이가 크므로 콘택 홀 패턴을 정확하고 쉽게 형성할 수 있다.
Description
본 발명은 반도체 소자의 다마신 패턴(Damascene Pattern)을 이용한 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 집적도가 커지면서 반도체 소자의 다마신 패턴 공정이 광범위하게 이루어지고 있다. 그리고, 비메모리 분야에서는 다마신 패턴 형성공정이 일반화 되었다.
종래 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법을 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(1) 상에 제 1 SiO2막(2)을 형성한 후 반도체 기판(1)이 노출 되도록 콘택 홀을 형성한다. 그후, 상기 콘택 홀을 매립되도록 제 1 금속층(3)을 형성한 후 화학적 기계적 연마공정을 실시한다. 그후, 전체 상부면에 제 1 SiN막(4)를 형성한다.
도 1b는 제 1 금속층(3)이 노출 되도록 제 1 SiN막(4)을 패터닝한 후 전체상부면에 제 2 SiO2막(5)을 형성한 상태의 단면도이다.
도 1c를 참조하면, 제 1 금속층(3) 및 제 1 SiN막(4) 일부가 노출 되도록 제 2 SiO2막(5)을 식각하여 트랜치(Trench)를 형성한 후 상기 트렌치에 제 2 금속층(6)을 매립한다. 그후, 화학적 기계적 연마공정을 실시한다.
도 1d는 전체 상부면에 제 3 SiO2막(7)및 제 2 SiN막(8)을 순차적으로 형성한 후 제 2 금속층(6)이 노출 되도록 제 2 SiN막(8) 및 제 3 SiO2막(7)을 패터닝한다.
도 1e는 전체 상부면에 제 4 SiO2막(9)을 형성한 상태의 단면도이다.
도 1f는 제 2 금속층(6)이 노출 되도록 제 4 SiO2막(9)을 패터닝한 후 제 3 금속층(10)으로 매립한 상태의 단면도이다.
상술한 바와같이 각 층에 형성된 SiO2막 사이에 식각 방지층으로 SiN막을 증착한다. 그러나, SiN막은 높은 유전율 때문에 소자 특성에서 RC 딜레이(Delay)를 유발 시킨다. 또한, SiN막을 형성하지 않을 경우에는 식각 타겟을 재현성 있게 형성하기 어렵거나, 오정렬이 발생할 경우 금속층과 SiO2막의 식각 비 차이에 의하여 SiO2막이 식각되어 추후공정이 어려운 문제점이 있다.
반도체 소자의 다마신 패턴 형성방법의 장점은 공정의 단순화임에도 불구하고 다마신 패턴을 형성하기 위하여 식각방지층인 SiN막을 증착해야 하는 번거러움이 있다.
그리고, 식각방지층인 SiN막은 높은 유전율로 인하여 5000Å 이상의 두께가 요구되며 콘택 홀의 싸이즈가 작아짐에 따라 종횡비가 증가하여 콘택홀의 금속층 매립에 어려운 문제점이 있다.
따라서, 본 발명은 종래 다마신 패턴 형성공정에서 식각방지층으로 사용하는 SiN막 대신에 불화 비정질 탄소(Fluorinated Amorphous Carbon)을 이용하여 RC디레이를 최소화하고 콘택 홀 매립 특성을 향상 시키는 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법은 반도체 소자를 형성하기 위한 여러요소가 구비된 기판 상에 제 1 층간절연막 및 제 1 불화 비정질 탄소막를 순차적으로 형성한 후 기판이 노출 되도록 제 1 콘택 홀을 형성하는 단계; 상기 제 1 콘택 홀을 제 1 금속층으로 매립한 후 화학적 기계적 연마공정을 실시하는 단계; 전체 상부면에 제 2 층간절연막을 증착한 후 제 1 금속층 및 제 1 불화 비정질 탄소막 일부가 노출되도록 제 2 층간절연막 일부를 제거하여 제 1 트랜치를 형성하는 단계; 상기 제 1 트랜치에 제 2 금속층을 매립한 후 화학적 기계적 연마공정을 실시하는 단계; 전체 상부면에 제 2 불화 비정질 탄소막을 형성한 후 제 2 금속층이 노출 되도록 제 2 콘택 홀을 형성하고, 전체 상부면에 제 3 층간절연막을 형성하는 단계; 상기 제 2 불화 비정질탄소막 일부와 제 2 콘택 홀이 노출되도록 제 3 층간절연막 일부를 제거하여 제 2 트랜치을 형성한 후 제 2 콘택 홀 및 제 2 트랜치가 매립되도록 제 3 금속층을 형성한 다음, 화학적 기계적 연마공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1f는 종래 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법을 설명하기 위한 소자의 단면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법의 다른 실시예를 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 2 : 제 1 SiO2막
3 및 13 : 제 1 금속층 4 : 제 1 SiN막
12 및 32 : 제 1 불화 비정질 탄소막 5 : 제 2 SiO2막
6 및 15 : 제 2 금속층 7 : 제 3 SiO2막
8 : 제 2 SiN막 9 : 제 4 SiO2막
16 : 제 2 불화 비정질 탄소막 10 : 기판
20 : 제 1 콘택 홀 14 및 33 : 제 2 층간절연막
17 : 제 3 층간절연막 21 : 제 1 트랜치
22 : 제2 콘택 홀 23 : 제 2 트랜치
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러요소가 구비된 기판(10) 상에 제 1 층간절연막(11) 및 제 1 불화 비정질 탄소막(12)를 순차적으로 형성한 후 기판(10)이 노출 되도록 제 1 콘택 홀(20)을 형성한다. 그후 제 1 콘택 홀을 제 1 금속층(13)으로 매립한 후 화학적 기계적 연마공정을 실시한다.
상기에서, 제 1 층간절연막(11)은 SiO2막으로 이루어진다.
도 2b를 참조하면, 전체 상부면에 제 2 층간절연막(14)을 증착한 후 제 1 금속층(13) 및 제 1 불화 비정질 탄소막(12) 일부가 노출되도록 제 2 층간절연막(14) 일부를 제거하여 제 1 트랜치(Trench;21)을 형성한다. 그후, 제 1 트랜치(21)에 제 2 금속층(15)을 매립한 후 화학적 기계적 연마공정을 실시한다.
상기에서, 제 2 층간절연막(14)는 SiO2막으로 이루어진다.
도 2c를 참조하면, 전체 상부면에 제 2 불화 비정질 탄소막(16)을 형성한 후 제 2 금속층(15)이 노출 되도록 제 2 콘택 홀(22)을 형성하고, 전체 상부면에 제 3 층간절연막(17)을 형성한다.
상기에서, 제 3 층간절연막(17)은 PE-USG(Plasma enhanced -Undoped Silicated Glass)막으로 이루어진다.
도 2d를 참조하면, 제 2 불화 비정질 탄소막(16) 일부와 제 2 콘택 홀(22)이 노출되도록 제 3 층간절연막(17) 일부를 제거하여 제 2 트랜치(23)을 형성한 후 제 2 콘택 홀(22) 및 제 2 트랜치(23)가 매립되도록 제 3 금속층(18)을 형성하고, 화학적 기계적 연마공정을 실시하여 이중 다마신 패턴을 완성한다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법의 다른 실시예를 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 소자를 형성하기 위한 여러요소가 구비된 기판(30) 상에 제 1 층간절연막(31) 및 제 1 불화 비정질 탄소막(32)를 순차적으로 형성한 후 기판(30)이 노출 되도록 제 1 콘택 홀(20)을 형성하고, 전체 상부면에 제 2 층간절연막(33)을 형성한다.
상기에서, 제 1 및 2 층간절연막(33)은 SiO2막으로 이루어진다.
도 3b를 참조하면, 제 1 불화 비정질 탄소막(32) 및 제 1 콘택 홀(20)이 노출되도록 제 2 층간절연막(33) 일부를 제거하여 제 1 트랜치(21)를 형성한 후 제 1콘택 홀(20) 및 제 1 트랜치(21)가 매립되도록 금속층(34)을 형성한다.
그후의 공정은 상기한 도 2c 및 도 2d와 동일한 과정으로 실시하여 이중 다마신 패턴을 완성한다.
상술한 바와같이 본 발명은 종래 식각방지층으로 사용하는 실리콘 질화막 대신에 저유전율(k<2)의 불화 비정질 탄소막을 이용하므로 RC 딜레이를 최소화할 수 있고, 콘택 홀의 종횡비를 낮출수 있는 효과가 있다. 또한 불화 비정질 탄소막과 층간절연막인 실리콘 산화막과의 식각 선택비의 차이가 크므로 콘택 홀 패턴을 정확하고 쉽게 형성할 수 있다. 따라서, 본 발명에 따른 다마신 패턴은 고집적 메모리 소자에 적용하여 소자 특성을 향상 시키는 효과가 있다.
Claims (4)
- 반도체 소자를 형성하기 위한 여러요소가 구비된 기판 상에 제 1 층간절연막 및 제 1 불화 비정질 탄소막를 순차적으로 형성한 후 기판이 노출 되도록 제 1 콘택 홀을 형성하는 단계;상기 제 1 콘택 홀을 제 1 금속층으로 매립한 후 화학적 기계적 연마공정을 실시하는 단계;전체 상부면에 제 2 층간절연막을 증착한 후 제 1 금속층 및 제 1 불화 비정질 탄소막 일부가 노출되도록 제 2 층간절연막 일부를 제거하여 제 1 트랜치를 형성하는 단계;상기 제 1 트랜치에 제 2 금속층을 매립한 후 화학적 기계적 연마공정을 실시하는 단계;전체 상부면에 제 2 불화 비정질 탄소막을 형성한 후 제 2 금속층이 노출 되도록 제 2 콘택 홀을 형성하고, 전체 상부면에 제 3 층간절연막을 형성하는 단계;상기 제 2 불화 비정질 탄소막 일부와 제 2 콘택 홀이 노출되도록 제 3 층간절연막 일부를 제거하여 제 2 트랜치을 형성한 후 제 2 콘택 홀 및 제 2 트랜치가 매립되도록 제 3 금속층을 형성한 다음, 화학적 기계적 연마공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법.
- 제 1 항에 있어서,상기에서, 제 1 및 2 층간절연막은 SiO2막으로 이루어지는 것을 특징으로 하는 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법.
- 제 1 항에 있어서,상기 제 3 층간절연막은 PE-USG로 이루어지는 것을 특징으로 하는 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법.
- 제 1 항에 있어서,상기 제 1 콘택 홀 형성 후 제 1 금속층을 매립하지 않고, 제 2 층간절연막 및 제 1 트랜치 형성 후 제 1 콘택 홀 및 제 1 트랜치를 동시에 금속층으로 매립하는 것을 특징으로 하는 반도체 소자의 다마신 패턴을 이용한 금속배선 형성방법.
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