JP2000003883A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 アスペクト比が大きいコンタクトホールを、
不良品率の低下を招くことなく開口する。 【解決手段】 下層の層間絶縁膜４，７上にフォトレジ
スト膜８を形成し、フォトレジスト膜８をマスクとして
下層の層間絶縁膜上に基礎ホール９ａを形成し、フォト
レジスト膜８を残留させたままフォトレジスト膜８を、
後工程で形成される上層の層間絶縁膜１１として機能さ
せて、基板１から立上がりフォトレジスト膜８及び下層
の層間絶縁膜４，７に渡って柱状充填膜１０ａを基礎ホ
ール９ａ内に形成し、その後、フォトレジスト膜８を除
去して、基板１から立上がり下層の層間絶縁膜４，７を
貫通して上方に突き出る柱状充填膜１０ａを形成する。
不良品率の低下を招くことなく開口する。 【解決手段】 下層の層間絶縁膜４，７上にフォトレジ
スト膜８を形成し、フォトレジスト膜８をマスクとして
下層の層間絶縁膜上に基礎ホール９ａを形成し、フォト
レジスト膜８を残留させたままフォトレジスト膜８を、
後工程で形成される上層の層間絶縁膜１１として機能さ
せて、基板１から立上がりフォトレジスト膜８及び下層
の層間絶縁膜４，７に渡って柱状充填膜１０ａを基礎ホ
ール９ａ内に形成し、その後、フォトレジスト膜８を除
去して、基板１から立上がり下層の層間絶縁膜４，７を
貫通して上方に突き出る柱状充填膜１０ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンタクトホール
を開口する半導体装置の製造方法に関するものである。
を開口する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置においては、絶縁膜にコンタ
クトホールを形成して配線処理が行なわれる。
クトホールを形成して配線処理が行なわれる。
【０００３】ところで、最近の半導体装置は、微細化及
び高実装化が進み、コンタクトホールのアスペクト比が
大きくなっているが、コンタクトホールを容易に開口
し、かつ拡散層上へのダメージを低減することができる
半導体装置の製造方法が要求されている。
び高実装化が進み、コンタクトホールのアスペクト比が
大きくなっているが、コンタクトホールを容易に開口
し、かつ拡散層上へのダメージを低減することができる
半導体装置の製造方法が要求されている。
【０００４】この種の半導体装置の製造方法としては、
コンタクトホールを開口する前段階において、予めコン
タクトホールを形成する領域に柱状のレジストを設ける
ことにより、拡散層にエッチングダメージが残らないよ
うにする技術が特開平７−１２２６３８号公報に開示さ
れている。
コンタクトホールを開口する前段階において、予めコン
タクトホールを形成する領域に柱状のレジストを設ける
ことにより、拡散層にエッチングダメージが残らないよ
うにする技術が特開平７−１２２６３８号公報に開示さ
れている。
【０００５】図４に示される特開平７−１２２６３８号
公報の技術では、図４（ａ）に示されるように、まず基
板２０上の導電性パターン２１に対応する位置に柱状の
レジストパターン２２が形成される。
公報の技術では、図４（ａ）に示されるように、まず基
板２０上の導電性パターン２１に対応する位置に柱状の
レジストパターン２２が形成される。
【０００６】次に、図４（ｂ）に示されるように基板全
面に絶縁膜２３が堆積され、図４（ｃ）に示されるよう
に、絶縁膜２３の表層部分を平坦化することにより、レ
ジストパターン２２の上端部が絶縁膜２３から露出され
る。
面に絶縁膜２３が堆積され、図４（ｃ）に示されるよう
に、絶縁膜２３の表層部分を平坦化することにより、レ
ジストパターン２２の上端部が絶縁膜２３から露出され
る。
【０００７】その後、図４（ｂ）に示されるように、レ
ジストパターン２２を除去することにより、絶縁膜２３
にコンタクトホール２４が形成される。
ジストパターン２２を除去することにより、絶縁膜２３
にコンタクトホール２４が形成される。
【０００８】以上のように、図４に示される特開平７−
１２２６３８号公報の技術では、コンタクトホール２４
の形成にエッチング処理を用いないため、導電性パター
ン２１にエッチングによるダメージが残らず、高精度な
コンタクトホールが形成できる。
１２２６３８号公報の技術では、コンタクトホール２４
の形成にエッチング処理を用いないため、導電性パター
ン２１にエッチングによるダメージが残らず、高精度な
コンタクトホールが形成できる。
【０００９】
【発明が解決しようとする課題】上述したように、現在
半導体装置は微細化及び高実装化が進んでおり、したが
って、コンタクトホールが形成される絶縁膜の膜厚が厚
くなる傾向にあり、コンタクトホール径も微細になって
いる。
半導体装置は微細化及び高実装化が進んでおり、したが
って、コンタクトホールが形成される絶縁膜の膜厚が厚
くなる傾向にあり、コンタクトホール径も微細になって
いる。
【００１０】そのため、図４に示される特開平７−１２
２６３８号公報の技術を、アスペクト比が増大する現在
のデバイスに採用した場合に、柱状のレジストパターン
２２が横転する可能性がある。
２６３８号公報の技術を、アスペクト比が増大する現在
のデバイスに採用した場合に、柱状のレジストパターン
２２が横転する可能性がある。
【００１１】図３に、アスペクト比と不良品率（レジス
トパターンの横転）との関係を示す。図３から明らかな
ように、アスペクト比が４を越えると、急激に不良品率
が低下する傾向にある。
トパターンの横転）との関係を示す。図３から明らかな
ように、アスペクト比が４を越えると、急激に不良品率
が低下する傾向にある。
【００１２】本発明の目的は、アスペクト比が大きいコ
ンタクトホールを、不良品率の低下を招くことなく開口
する半導体装置の製造方法を提供することにある。
ンタクトホールを、不良品率の低下を招くことなく開口
する半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、基体上の層
間絶縁膜にコンタクトホールを形成する半導体装置の製
造方法であって、前記層間絶縁膜を下層部と上層部とに
分けて積層形成し、下層の層間絶縁膜を形成する際に、
基体から立ち上がって上方に突き出る柱状の充填膜を形
成し、次に、前記充填膜を埋め込んで下層の層間絶縁膜
上に上層の層間絶縁膜を形成し、前記充填膜により前記
上下層の層間絶縁膜を貫通して基体に達するコンタクト
ホールの基礎を構築するものである。
め、本発明に係る半導体装置の製造方法は、基体上の層
間絶縁膜にコンタクトホールを形成する半導体装置の製
造方法であって、前記層間絶縁膜を下層部と上層部とに
分けて積層形成し、下層の層間絶縁膜を形成する際に、
基体から立ち上がって上方に突き出る柱状の充填膜を形
成し、次に、前記充填膜を埋め込んで下層の層間絶縁膜
上に上層の層間絶縁膜を形成し、前記充填膜により前記
上下層の層間絶縁膜を貫通して基体に達するコンタクト
ホールの基礎を構築するものである。
【００１４】また本発明に係る半導体装置の製造方法
は、第１の絶縁膜形成工程と、基礎ホール形成工程と、
柱状充填膜形成工程と、第２の絶縁膜形成工程と、コン
タクトホール成形工程とを有し、基体上の層間絶縁膜に
コンタクトホールを形成する半導体装置の製造方法であ
って、前記層間絶縁膜は、下層部と上層部とに分けて積
層形成するものであり、前記第１の絶縁膜形成工程は、
前記層間絶縁膜の下層部を基体上に形成する処理を行な
うものであり、前記基礎ホール形成工程は、前記下層の
層間絶縁膜に基体に達する基礎となるホールを形成する
処理を行なうものであり、前記柱状充填膜形成工程は、
基体から立上がり前記下層の層間絶縁膜を貫通して上方
に突き出る柱状の充填膜を前記基礎ホール内に形成する
処理を行なうものであり、前記第２の絶縁膜形成工程
は、前記柱状充填膜を埋込んで前記下層の層間絶縁膜上
に上層の層間絶縁膜を形成する処理を行なうものであ
り、前記コンタクトホール成形工程は、前記充填膜を除
去し、前記上下層の層間絶縁膜を貫通して基体に達する
コンタクトホールを形成する処理を行なうものである。
は、第１の絶縁膜形成工程と、基礎ホール形成工程と、
柱状充填膜形成工程と、第２の絶縁膜形成工程と、コン
タクトホール成形工程とを有し、基体上の層間絶縁膜に
コンタクトホールを形成する半導体装置の製造方法であ
って、前記層間絶縁膜は、下層部と上層部とに分けて積
層形成するものであり、前記第１の絶縁膜形成工程は、
前記層間絶縁膜の下層部を基体上に形成する処理を行な
うものであり、前記基礎ホール形成工程は、前記下層の
層間絶縁膜に基体に達する基礎となるホールを形成する
処理を行なうものであり、前記柱状充填膜形成工程は、
基体から立上がり前記下層の層間絶縁膜を貫通して上方
に突き出る柱状の充填膜を前記基礎ホール内に形成する
処理を行なうものであり、前記第２の絶縁膜形成工程
は、前記柱状充填膜を埋込んで前記下層の層間絶縁膜上
に上層の層間絶縁膜を形成する処理を行なうものであ
り、前記コンタクトホール成形工程は、前記充填膜を除
去し、前記上下層の層間絶縁膜を貫通して基体に達する
コンタクトホールを形成する処理を行なうものである。
【００１５】また前記コンタクトホール内に導電膜を充
填し、該コンタクトホール内に配線処理を行なうもので
ある。
填し、該コンタクトホール内に配線処理を行なうもので
ある。
【００１６】また本発明に係る半導体装置の製造方法
は、第１の絶縁膜形成工程と、基礎ホール形成工程と、
柱状充填膜形成工程と、第２の絶縁膜形成工程とを有
し、基体上の層間絶縁膜にコンタクトホールを形成する
半導体装置の製造方法であって、前記層間絶縁膜は、下
層部と上層部とに分けて積層形成するものであり、前記
第１の絶縁膜形成工程は、前記層間絶縁膜の下層部を基
体上に形成する処理を行なうものであり、前記基礎ホー
ル形成工程は、前記下層の層間絶縁膜に基体に達する基
礎となるホールを形成する処理を行なうものであり、前
記柱状充填膜形成工程は、基体から立上がり前記下層の
層間絶縁膜を貫通して上方に突き出る柱状の導電性充填
膜を前記基礎ホール内に形成する処理を行なうものであ
り、前記第２の絶縁膜形成工程は、前記柱状充填膜を埋
込んで前記下層の層間絶縁膜上に上層の層間絶縁膜を形
成する処理を行なうものであり、前記第２の絶縁膜形成
工程の終了時に前記導電性充填膜にて配線処理したコン
タクトホールを構築するものである。
は、第１の絶縁膜形成工程と、基礎ホール形成工程と、
柱状充填膜形成工程と、第２の絶縁膜形成工程とを有
し、基体上の層間絶縁膜にコンタクトホールを形成する
半導体装置の製造方法であって、前記層間絶縁膜は、下
層部と上層部とに分けて積層形成するものであり、前記
第１の絶縁膜形成工程は、前記層間絶縁膜の下層部を基
体上に形成する処理を行なうものであり、前記基礎ホー
ル形成工程は、前記下層の層間絶縁膜に基体に達する基
礎となるホールを形成する処理を行なうものであり、前
記柱状充填膜形成工程は、基体から立上がり前記下層の
層間絶縁膜を貫通して上方に突き出る柱状の導電性充填
膜を前記基礎ホール内に形成する処理を行なうものであ
り、前記第２の絶縁膜形成工程は、前記柱状充填膜を埋
込んで前記下層の層間絶縁膜上に上層の層間絶縁膜を形
成する処理を行なうものであり、前記第２の絶縁膜形成
工程の終了時に前記導電性充填膜にて配線処理したコン
タクトホールを構築するものである。
【００１７】また前記下層の層間絶縁膜上にフォトレジ
スト膜を形成し、該フォトレジスト膜をマスクとして前
記下層の層間絶縁膜上に前記基礎ホールを形成し、前記
フォトレジスト膜を残留させたまま該フォトレジスト膜
を、後工程で形成される上層の層間絶縁膜として機能さ
せて、基体から立上がりフォトレジスト膜及び下層の層
間絶縁膜に渡って前記柱状充填膜を前記基礎ホール内に
形成し、その後、前記フォトレジスト膜を除去して、基
体から立上がり前記下層の層間絶縁膜を貫通して上方に
突き出る前記柱状充填膜を形成するものである。
スト膜を形成し、該フォトレジスト膜をマスクとして前
記下層の層間絶縁膜上に前記基礎ホールを形成し、前記
フォトレジスト膜を残留させたまま該フォトレジスト膜
を、後工程で形成される上層の層間絶縁膜として機能さ
せて、基体から立上がりフォトレジスト膜及び下層の層
間絶縁膜に渡って前記柱状充填膜を前記基礎ホール内に
形成し、その後、前記フォトレジスト膜を除去して、基
体から立上がり前記下層の層間絶縁膜を貫通して上方に
突き出る前記柱状充填膜を形成するものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１９】図において、本発明に係る半導体装置の製
造方法は基本的構成として、基体（例えば半導体基板
１）上の層間絶縁膜４，７，１１にコンタクトホール９
を形成する半導体装置の製造方法であり、層間絶縁膜
４，７，１１を下層部と上層部とに分けて積層形成し、
下層の層間絶縁膜４，７を形成する際に、基体１から立
ち上がって上方に突き出る柱状の充填膜１０ａ，１２を
形成し、次に、充填膜１０ａ，１１を埋め込んで下層の
層間絶縁膜４，７上に上層の層間絶縁膜１１を形成し、
充填膜１０ａ，１１により上下層の層間絶縁膜４，７，
１１を貫通して基体に達するコンタクトホール９の基礎
を構築することを特徴とするものである。
造方法は基本的構成として、基体（例えば半導体基板
１）上の層間絶縁膜４，７，１１にコンタクトホール９
を形成する半導体装置の製造方法であり、層間絶縁膜
４，７，１１を下層部と上層部とに分けて積層形成し、
下層の層間絶縁膜４，７を形成する際に、基体１から立
ち上がって上方に突き出る柱状の充填膜１０ａ，１２を
形成し、次に、充填膜１０ａ，１１を埋め込んで下層の
層間絶縁膜４，７上に上層の層間絶縁膜１１を形成し、
充填膜１０ａ，１１により上下層の層間絶縁膜４，７，
１１を貫通して基体に達するコンタクトホール９の基礎
を構築することを特徴とするものである。
【００２０】次に、本発明の具体例を実施形態として説
明する。
明する。
【００２１】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００２２】図１に示す本発明の実施形態１に係る半導
体装置の製造方法は、第１の絶縁膜形成工程と、基礎ホ
ール形成工程と、柱状充填膜形成工程と、第２の絶縁膜
形成工程と、コンタクトホール成形工程とを行ない、基
体上の層間絶縁膜にコンタクトホールを形成するもので
ある。
体装置の製造方法は、第１の絶縁膜形成工程と、基礎ホ
ール形成工程と、柱状充填膜形成工程と、第２の絶縁膜
形成工程と、コンタクトホール成形工程とを行ない、基
体上の層間絶縁膜にコンタクトホールを形成するもので
ある。
【００２３】層間絶縁膜４，７，１１は、下層部と上層
部とに分けて積層形成するものであり、第１の絶縁膜形
成工程（図１（ａ），（ｂ））では、層間絶縁膜４，
７，１１の下層部４，７を基体１上に形成する処理を行
ない、基礎ホール形成工程（図１（ａ），（ｂ））で
は、下層の層間絶縁膜４，７に基体１に達する基礎とな
るホール９ａを形成する処理を行なう。
部とに分けて積層形成するものであり、第１の絶縁膜形
成工程（図１（ａ），（ｂ））では、層間絶縁膜４，
７，１１の下層部４，７を基体１上に形成する処理を行
ない、基礎ホール形成工程（図１（ａ），（ｂ））で
は、下層の層間絶縁膜４，７に基体１に達する基礎とな
るホール９ａを形成する処理を行なう。
【００２４】次に、柱状充填膜形成工程（図１（ｃ），
（ｄ），（ｅ））では、基体１から立上がり下層の層間
絶縁膜４，７を貫通して上方に突き出る柱状の充填膜１
０ａを基礎ホール９ａ内に形成する処理を行ない、第２
の絶縁膜形成工程（図１（ｆ），（ｇ））では、柱状充
填膜１０ａを埋込んで下層の層間絶縁膜４，７上に上層
の層間絶縁膜１１を形成する処理を行ない、コンタクト
ホール成形工程（図１（ｈ））では、充填膜１０ａを除
去し、上下層の層間絶縁膜４，７，１１を貫通して基体
１に達するコンタクトホール９を形成する処理を行な
う。
（ｄ），（ｅ））では、基体１から立上がり下層の層間
絶縁膜４，７を貫通して上方に突き出る柱状の充填膜１
０ａを基礎ホール９ａ内に形成する処理を行ない、第２
の絶縁膜形成工程（図１（ｆ），（ｇ））では、柱状充
填膜１０ａを埋込んで下層の層間絶縁膜４，７上に上層
の層間絶縁膜１１を形成する処理を行ない、コンタクト
ホール成形工程（図１（ｈ））では、充填膜１０ａを除
去し、上下層の層間絶縁膜４，７，１１を貫通して基体
１に達するコンタクトホール９を形成する処理を行な
う。
【００２５】またコンタクトホール９内に導電膜を充填
し、コンタクトホール９内に配線処理を行なう。
し、コンタクトホール９内に配線処理を行なう。
【００２６】次に、図１に示す本発明の実施形態１に係
る半導体装置の製造方法を、素子が形成された半導体基
板１にワード線３及びビット線６を形成した後工程にて
ワード線３とビット線６の間に形成する容量コンタクト
ホール９を開口する場合に適用した例を説明する。
る半導体装置の製造方法を、素子が形成された半導体基
板１にワード線３及びビット線６を形成した後工程にて
ワード線３とビット線６の間に形成する容量コンタクト
ホール９を開口する場合に適用した例を説明する。
【００２７】まず、図１（ａ）に示すように、半導体基
板１上に素子分離部２を形成し、基板１の素子形成領域
にワード線３を形成し、次に、基板全面に下層の層間絶
縁膜４を例えば８０００Åの膜厚に形成し、層間絶縁膜
４をシリカエッチバック或いはＣＭＰ等により平坦化し
た後、層間絶縁膜４に第１のコンタクトホール５を開口
し、第１のコンタクトホール５に配線処理を行なった
後、層間絶縁膜４上にビット線６を形成する。
板１上に素子分離部２を形成し、基板１の素子形成領域
にワード線３を形成し、次に、基板全面に下層の層間絶
縁膜４を例えば８０００Åの膜厚に形成し、層間絶縁膜
４をシリカエッチバック或いはＣＭＰ等により平坦化し
た後、層間絶縁膜４に第１のコンタクトホール５を開口
し、第１のコンタクトホール５に配線処理を行なった
後、層間絶縁膜４上にビット線６を形成する。
【００２８】なお、図１（ａ）において、半導体基板１
に図示しない必要な素子を形成した後、ワード線３を形
成するようになっている。また、第１のコンタクトホー
ル５は、薄膜の層間絶縁膜４上に形成され、そのアスペ
クト比が小さく、その形成には支障が生じることはな
い。ここで、問題となるのは、厚膜の層間絶縁膜４，
７，１１に渡って形成するアスペクト比の大きなコンタ
クトホール９である。
に図示しない必要な素子を形成した後、ワード線３を形
成するようになっている。また、第１のコンタクトホー
ル５は、薄膜の層間絶縁膜４上に形成され、そのアスペ
クト比が小さく、その形成には支障が生じることはな
い。ここで、問題となるのは、厚膜の層間絶縁膜４，
７，１１に渡って形成するアスペクト比の大きなコンタ
クトホール９である。
【００２９】引き続いて、ビット線６上に下層の層間絶
縁膜７を例えば１０００〜２０００Åの膜厚に形成した
後、フォトレジスト膜８を例えば３０００〜６０００Å
の膜厚に塗布し、フォト・リソグラフィー技術を用いて
フォトレジスト膜８に容量コンタクトホールパターン８
ａをパターニングする。
縁膜７を例えば１０００〜２０００Åの膜厚に形成した
後、フォトレジスト膜８を例えば３０００〜６０００Å
の膜厚に塗布し、フォト・リソグラフィー技術を用いて
フォトレジスト膜８に容量コンタクトホールパターン８
ａをパターニングする。
【００３０】次に、図１（ｂ）に示すように、パターニ
ングしたフォトレジスト膜８の容量コンタクトホールパ
ターン８ａを通して、基板１に達する深さをもつ容量コ
ンタクトホール９の基礎となるホール９ａを薄膜の層間
絶縁膜４，７に開口する。
ングしたフォトレジスト膜８の容量コンタクトホールパ
ターン８ａを通して、基板１に達する深さをもつ容量コ
ンタクトホール９の基礎となるホール９ａを薄膜の層間
絶縁膜４，７に開口する。
【００３１】その後、図１（ｃ）に示すように、フォト
レジスト膜８を残したままフォトレジスト膜８上に、塗
布膜１０例えばポリミド膜を０．５〜０．８μｍ等の膜
厚に回転塗布により塗布する。
レジスト膜８を残したままフォトレジスト膜８上に、塗
布膜１０例えばポリミド膜を０．５〜０．８μｍ等の膜
厚に回転塗布により塗布する。
【００３２】本発明の実施形態１では、塗布膜１０を回
転塗布により塗布するため、塗布膜１０がアスペクト比
の大きな基礎ホール９内に確実に充填することができ
る。
転塗布により塗布するため、塗布膜１０がアスペクト比
の大きな基礎ホール９内に確実に充填することができ
る。
【００３３】次に、図１（ｄ）に示すように、塗布膜１
０をエッチバックすることにより、基礎ホール９ａ内の
みに塗布膜（充填膜）１０ａを柱状に残留させる。
０をエッチバックすることにより、基礎ホール９ａ内の
みに塗布膜（充填膜）１０ａを柱状に残留させる。
【００３４】その後、図１（ｅ）に示すように、フォト
レジスト膜８を酸剥離により除去することにより、基礎
ホール９ａには、基板１から立上がり下層の層間絶縁膜
４，７を貫通して上方に突き出る柱状の塗布膜（充填
膜）１０ａを形成する。
レジスト膜８を酸剥離により除去することにより、基礎
ホール９ａには、基板１から立上がり下層の層間絶縁膜
４，７を貫通して上方に突き出る柱状の塗布膜（充填
膜）１０ａを形成する。
【００３５】この場合、柱状の塗布膜１０ａは、基部側
が層間絶縁膜４，７の基礎ホール９ａ内に嵌合保持され
ているため、横転することはない。
が層間絶縁膜４，７の基礎ホール９ａ内に嵌合保持され
ているため、横転することはない。
【００３６】次に、図１（ｆ）に示すように、基礎ホー
ル９ａに保持されて層間絶縁膜４，７から上方に突き出
た柱状塗布膜１０ａを埋め込む膜厚に第３の層間絶縁膜
１１を基板全面に形成する。
ル９ａに保持されて層間絶縁膜４，７から上方に突き出
た柱状塗布膜１０ａを埋め込む膜厚に第３の層間絶縁膜
１１を基板全面に形成する。
【００３７】その後、図１（ｇ）に示すように、シリカ
エッチバック、或いは化学的機械研磨（ＣＭＰ）等によ
り第３の層間絶縁膜１１の平坦化を行い、柱状塗布膜１
０ａの頭部を第３の層間絶縁膜１１から露出させる。
エッチバック、或いは化学的機械研磨（ＣＭＰ）等によ
り第３の層間絶縁膜１１の平坦化を行い、柱状塗布膜１
０ａの頭部を第３の層間絶縁膜１１から露出させる。
【００３８】次に、図１（ｈ）に示すように、第３の層
間絶縁膜１１上に露出した柱状塗布膜１０ａを、ＣＦ4
を添加したＯ2プラズマアッシング等により除去し、容
量コンタクトホール９を上下層の層間絶縁膜４，７，１
１に渡って開口する。
間絶縁膜１１上に露出した柱状塗布膜１０ａを、ＣＦ4
を添加したＯ2プラズマアッシング等により除去し、容
量コンタクトホール９を上下層の層間絶縁膜４，７，１
１に渡って開口する。
【００３９】その後、図示しないが、第３の層間絶縁膜
１１上に導電膜等をＣＶＤ等で堆積するとともに、容量
コンタクトホール９内に充填し、その後、導電膜をエッ
チバックすることにより、容量コンタクトホール９内の
みに導電膜を残留させ、その導電膜で容量コンタクトホ
ール９内を配線処理する。
１１上に導電膜等をＣＶＤ等で堆積するとともに、容量
コンタクトホール９内に充填し、その後、導電膜をエッ
チバックすることにより、容量コンタクトホール９内の
みに導電膜を残留させ、その導電膜で容量コンタクトホ
ール９内を配線処理する。
【００４０】容量コンタクトホール９は、内部に残留す
る導電膜により配線処理され、絶縁膜４，７，１１の上
下に位置する素子等を電気的に導通することとなる。
る導電膜により配線処理され、絶縁膜４，７，１１の上
下に位置する素子等を電気的に導通することとなる。
【００４１】以上のように本発明の実施形態１では、下
層の層間絶縁膜４，７上にフォトレジスト膜８を形成
し、フォトレジスト膜８をマスクとして下層の層間絶縁
膜上に基礎ホール９ａを形成し、フォトレジスト膜８を
残留させたままフォトレジスト膜８を、後工程で形成さ
れる上層の層間絶縁膜１１として機能させて、基板１か
ら立上がりフォトレジスト膜８及び下層の層間絶縁膜
４，７に渡って柱状充填膜１０ａを基礎ホール９ａ内に
形成し、その後、フォトレジスト膜８を除去して、基板
１から立上がり下層の層間絶縁膜４，７を貫通して上方
に突き出る柱状充填膜１０ａを形成する構成に特徴を有
している。
層の層間絶縁膜４，７上にフォトレジスト膜８を形成
し、フォトレジスト膜８をマスクとして下層の層間絶縁
膜上に基礎ホール９ａを形成し、フォトレジスト膜８を
残留させたままフォトレジスト膜８を、後工程で形成さ
れる上層の層間絶縁膜１１として機能させて、基板１か
ら立上がりフォトレジスト膜８及び下層の層間絶縁膜
４，７に渡って柱状充填膜１０ａを基礎ホール９ａ内に
形成し、その後、フォトレジスト膜８を除去して、基板
１から立上がり下層の層間絶縁膜４，７を貫通して上方
に突き出る柱状充填膜１０ａを形成する構成に特徴を有
している。
【００４２】したがって本発明の実施形態１によれば、
柱状の塗布膜１０ａは、基部側が層間絶縁膜４，７の基
礎ホール９ａ内に嵌合保持されているため、横転するこ
とはなく、アスペクト比が大きいコンタクトホール９
を、不良品率の低下を招くことなく開口することができ
る。
柱状の塗布膜１０ａは、基部側が層間絶縁膜４，７の基
礎ホール９ａ内に嵌合保持されているため、横転するこ
とはなく、アスペクト比が大きいコンタクトホール９
を、不良品率の低下を招くことなく開口することができ
る。
【００４３】さらに、薄膜の層間絶縁膜４，７を形成し
た後に、フォトレジスト膜８を利用して、コンタクトホ
ール９の基礎をなすホール９ａを形成するため、層間絶
縁膜４，７が薄い状態でコンタクトホール９を容易に開
口することができる。
た後に、フォトレジスト膜８を利用して、コンタクトホ
ール９の基礎をなすホール９ａを形成するため、層間絶
縁膜４，７が薄い状態でコンタクトホール９を容易に開
口することができる。
【００４４】また上層の層間絶縁膜１１を堆積してから
エッチングするため、エッチング時間を短縮することが
でき、それに伴うオーバーエッチングの時間を短くして
基板１、特に図示しない拡散層上へのダメージを低減す
ることができる。
エッチングするため、エッチング時間を短縮することが
でき、それに伴うオーバーエッチングの時間を短くして
基板１、特に図示しない拡散層上へのダメージを低減す
ることができる。
【００４５】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００４６】図２に示す本発明の実施形態２に係る半導
体装置の製造方法は、前記実施形態１に示した塗布膜１
０ａを、低温スパッタ或いは低温ＣＶＤ等で形成した導
電膜であって、例えばリンが拡散されたポリシリコン
膜、タングステン膜或いはＡｌ膜等からなる柱状の導電
膜１２ａに変更した例であり、本発明の実施形態２に係
る半導体装置の製造方法は、第１の絶縁膜形成工程と、
基礎ホール形成工程と、柱状充填膜形成工程と、第２の
絶縁膜形成工程とを行ない、基板１上の層間絶縁膜４，
７，１１にコンタクトホール９を形成するものである。
体装置の製造方法は、前記実施形態１に示した塗布膜１
０ａを、低温スパッタ或いは低温ＣＶＤ等で形成した導
電膜であって、例えばリンが拡散されたポリシリコン
膜、タングステン膜或いはＡｌ膜等からなる柱状の導電
膜１２ａに変更した例であり、本発明の実施形態２に係
る半導体装置の製造方法は、第１の絶縁膜形成工程と、
基礎ホール形成工程と、柱状充填膜形成工程と、第２の
絶縁膜形成工程とを行ない、基板１上の層間絶縁膜４，
７，１１にコンタクトホール９を形成するものである。
【００４７】層間絶縁膜４，７，１１は、下層部と上層
部とに分けて積層形成するものであり、第１の絶縁膜形
成工程（図２（ａ），（ｂ））では、層間絶縁膜４，
７，１１の下層部４，７を基板１上に形成する処理を行
ない、基礎ホール形成工程（図２（ａ），（ｂ））で
は、下層の層間絶縁膜４，７に基板に達する基礎となる
ホール９ａを形成する処理を行なう。
部とに分けて積層形成するものであり、第１の絶縁膜形
成工程（図２（ａ），（ｂ））では、層間絶縁膜４，
７，１１の下層部４，７を基板１上に形成する処理を行
ない、基礎ホール形成工程（図２（ａ），（ｂ））で
は、下層の層間絶縁膜４，７に基板に達する基礎となる
ホール９ａを形成する処理を行なう。
【００４８】次に、柱状充填膜形成工程（図２（ｃ），
（ｄ），（ｅ））では、基板１から立上がり下層の層間
絶縁膜４，７を貫通して上方に突き出る柱状の導電膜
（充填膜）１２ａを基礎ホール９ａ内に形成する処理を
行ない、第２の絶縁膜形成工程（図２（ｆ），（ｇ））
では、柱状導電膜１２ａを埋込んで下層の層間絶縁膜
４，７上に上層の層間絶縁膜１１を形成する処理を行な
い、第２の絶縁膜形成工程（図２（ｆ），（ｇ））の終
了時に導電膜１２ａにて配線処理したコンタクトホール
９を構築する。
（ｄ），（ｅ））では、基板１から立上がり下層の層間
絶縁膜４，７を貫通して上方に突き出る柱状の導電膜
（充填膜）１２ａを基礎ホール９ａ内に形成する処理を
行ない、第２の絶縁膜形成工程（図２（ｆ），（ｇ））
では、柱状導電膜１２ａを埋込んで下層の層間絶縁膜
４，７上に上層の層間絶縁膜１１を形成する処理を行な
い、第２の絶縁膜形成工程（図２（ｆ），（ｇ））の終
了時に導電膜１２ａにて配線処理したコンタクトホール
９を構築する。
【００４９】次に、図２に示す本発明の実施形態２に係
る半導体装置の製造方法を、素子が形成された半導体基
板１にワード線３及びビット線６を形成した後工程にて
ワード線３とビット線６の間に形成する容量コンタクト
ホール９を開口する場合に適用した例を説明する。
る半導体装置の製造方法を、素子が形成された半導体基
板１にワード線３及びビット線６を形成した後工程にて
ワード線３とビット線６の間に形成する容量コンタクト
ホール９を開口する場合に適用した例を説明する。
【００５０】まず、図２（ａ）に示すように、半導体基
板１上に素子分離部２を形成し、基板１の素子形成領域
にワード線３を形成し、次に、基板全面に下層の層間絶
縁膜４を例えば８０００Åの膜厚に形成し、層間絶縁膜
４をシリカエッチバック或いはＣＭＰ等により平坦化し
た後、層間絶縁膜４に第１のコンタクトホール５を開口
し、第１のコンタクトホール５に配線処理を行なった
後、層間絶縁膜４上にビット線６を形成する。
板１上に素子分離部２を形成し、基板１の素子形成領域
にワード線３を形成し、次に、基板全面に下層の層間絶
縁膜４を例えば８０００Åの膜厚に形成し、層間絶縁膜
４をシリカエッチバック或いはＣＭＰ等により平坦化し
た後、層間絶縁膜４に第１のコンタクトホール５を開口
し、第１のコンタクトホール５に配線処理を行なった
後、層間絶縁膜４上にビット線６を形成する。
【００５１】なお、図２（ａ）において、半導体基板１
に図示しない必要な素子を形成した後、ワード線３を形
成するようになっている。また、第１のコンタクトホー
ル５は、薄膜の層間絶縁膜４上に形成され、そのアスペ
クト比が小さく、その形成には支障が生じることはな
い。ここで、問題となるのは、厚膜の層間絶縁膜４，
７，１１に渡って形成するアスペクト比の大きなコンタ
クトホール９である。
に図示しない必要な素子を形成した後、ワード線３を形
成するようになっている。また、第１のコンタクトホー
ル５は、薄膜の層間絶縁膜４上に形成され、そのアスペ
クト比が小さく、その形成には支障が生じることはな
い。ここで、問題となるのは、厚膜の層間絶縁膜４，
７，１１に渡って形成するアスペクト比の大きなコンタ
クトホール９である。
【００５２】引き続いて、ビット線６上に下層の層間絶
縁膜７を例えば１０００〜２０００Åの膜厚に形成した
後、フォトレジスト膜８を例えば３０００〜６０００Å
の膜厚に塗布し、フォト・リソグラフィ技術を用いてフ
ォトレジスト膜８に容量コンタクトホールパターン８ａ
をパターニングする。
縁膜７を例えば１０００〜２０００Åの膜厚に形成した
後、フォトレジスト膜８を例えば３０００〜６０００Å
の膜厚に塗布し、フォト・リソグラフィ技術を用いてフ
ォトレジスト膜８に容量コンタクトホールパターン８ａ
をパターニングする。
【００５３】次に、図２（ｂ）に示すように、パターニ
ングしたフォトレジスト膜８の容量コンタクトホールパ
ターン８ａを通して、基板１に達する深さをもつ容量コ
ンタクトホール９の基礎となるホール９ａを薄膜の層間
絶縁膜４，７に開口する。
ングしたフォトレジスト膜８の容量コンタクトホールパ
ターン８ａを通して、基板１に達する深さをもつ容量コ
ンタクトホール９の基礎となるホール９ａを薄膜の層間
絶縁膜４，７に開口する。
【００５４】その後、図２（ｃ）に示すように、フォト
レジスト膜８上に、導電膜１２を低温スパッタ又は低温
ＣＶＤ等により堆積し、導電膜１２を基礎ホール９ａ内
に充填する。
レジスト膜８上に、導電膜１２を低温スパッタ又は低温
ＣＶＤ等により堆積し、導電膜１２を基礎ホール９ａ内
に充填する。
【００５５】次に、図２（ｄ），（ｅ）に示すように、
導電膜１２をエッチバックすることにより、基礎ホール
９ａ内のみに導電膜１２ａを柱状に残留させる。
導電膜１２をエッチバックすることにより、基礎ホール
９ａ内のみに導電膜１２ａを柱状に残留させる。
【００５６】この場合、柱状の導電膜１２ａは、基部側
が下層の層間絶縁膜４，７の基礎ホール９ａ内に嵌合保
持されているため、横転することはない。
が下層の層間絶縁膜４，７の基礎ホール９ａ内に嵌合保
持されているため、横転することはない。
【００５７】次に、図２（ｆ）に示すように、基礎ホー
ル９ａに保持されて下層の層間絶縁膜４，７から上方に
突き出た柱状導電膜１２ａを埋め込む膜厚に上層の層間
絶縁膜１１を基板全面に形成する。
ル９ａに保持されて下層の層間絶縁膜４，７から上方に
突き出た柱状導電膜１２ａを埋め込む膜厚に上層の層間
絶縁膜１１を基板全面に形成する。
【００５８】その後、図２（ｇ）に示すように、シリカ
エッチバック、或いは化学的機械研磨（ＣＭＰ）等によ
り上層の層間絶縁膜１１の平坦化を行い、柱状導電膜１
２ａの頭部を第３の層間絶縁膜１１から露出させる。
エッチバック、或いは化学的機械研磨（ＣＭＰ）等によ
り上層の層間絶縁膜１１の平坦化を行い、柱状導電膜１
２ａの頭部を第３の層間絶縁膜１１から露出させる。
【００５９】本発明の実施形態２では、図２（ｆ），
（ｇ）に示す第２の絶縁膜形成工程の終了時に導電膜１
２ａにて配線処理したコンタクトホール９を構築するこ
ととなる。
（ｇ）に示す第２の絶縁膜形成工程の終了時に導電膜１
２ａにて配線処理したコンタクトホール９を構築するこ
ととなる。
【００６０】以上説明した本発明の実施形態２は、実施
形態１と同様な効果を得ることができる。
形態１と同様な効果を得ることができる。
【００６１】
【発明の効果】以上説明したように本発明によれば、柱
状の充填膜は、基部側が下層の層間絶縁膜の基礎ホール
内に嵌合保持されているため、横転することはなく、ア
スペクト比が大きいコンタクトホールを、不良品率の低
下を招くことなく開口することができる。
状の充填膜は、基部側が下層の層間絶縁膜の基礎ホール
内に嵌合保持されているため、横転することはなく、ア
スペクト比が大きいコンタクトホールを、不良品率の低
下を招くことなく開口することができる。
【００６２】さらに、薄膜の下層層間絶縁膜を形成した
後に、フォトレジスト膜を利用して、コンタクトホール
の基礎をなすホールを形成するため、層間絶縁膜が薄い
状態でコンタクトホールを容易に開口することができ
る。
後に、フォトレジスト膜を利用して、コンタクトホール
の基礎をなすホールを形成するため、層間絶縁膜が薄い
状態でコンタクトホールを容易に開口することができ
る。
【００６３】また上層の層間絶縁膜を堆積してからエッ
チングするため、エッチング時間を短縮することがで
き、それに伴うオーバーエッチングの時間を短くして基
体上へのダメージを低減することができる。
チングするため、エッチング時間を短縮することがで
き、それに伴うオーバーエッチングの時間を短くして基
体上へのダメージを低減することができる。
【図１】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】本発明の実施形態２に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】アスペクト比と良品率との関係を示す特性図で
ある。
ある。
【図４】従来例に係る半導体装置の製造方法を製造工程
順に示す断面図である。
順に示す断面図である。
１ 半導体基板 ４，７ 下層の層間絶縁膜 ８ フォトレジスト膜 ９ａ コンタクトホールをなす基礎ホール ９ コンタクトホール １０ａ 柱状の塗布膜（充填膜） １１ 上層の層間絶縁膜 １２ 柱状の導電膜（充填膜）
Claims (5)
- 【請求項１】 基体上の層間絶縁膜にコンタクトホール
を形成する半導体装置の製造方法であって、 前記層間絶縁膜を下層部と上層部とに分けて積層形成
し、 下層の層間絶縁膜を形成する際に、基体から立ち上がっ
て上方に突き出る柱状の充填膜を形成し、 次に、前記充填膜を埋め込んで下層の層間絶縁膜上に上
層の層間絶縁膜を形成し、 前記充填膜により前記上下層の層間絶縁膜を貫通して基
体に達するコンタクトホールの基礎を構築することを特
徴とする半導体装置の製造方法。 - 【請求項２】 第１の絶縁膜形成工程と、基礎ホール形
成工程と、柱状充填膜形成工程と、第２の絶縁膜形成工
程と、コンタクトホール成形工程とを有し、基体上の層
間絶縁膜にコンタクトホールを形成する半導体装置の製
造方法であって、 前記層間絶縁膜は、下層部と上層部とに分けて積層形成
するものであり、 前記第１の絶縁膜形成工程は、前記層間絶縁膜の下層部
を基体上に形成する処理を行なうものであり、 前記基礎ホール形成工程は、前記下層の層間絶縁膜に基
体に達する基礎となるホールを形成する処理を行なうも
のであり、 前記柱状充填膜形成工程は、基体から立上がり前記下層
の層間絶縁膜を貫通して上方に突き出る柱状の充填膜を
前記基礎ホール内に形成する処理を行なうものであり、 前記第２の絶縁膜形成工程は、前記柱状充填膜を埋込ん
で前記下層の層間絶縁膜上に上層の層間絶縁膜を形成す
る処理を行なうものであり、 前記コンタクトホール成形工程は、前記充填膜を除去
し、前記上下層の層間絶縁膜を貫通して基体に達するコ
ンタクトホールを形成する処理を行なうものであること
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記コンタクトホール内に導電膜を充填
し、該コンタクトホール内に配線処理を行なうものであ
ることを特徴とする請求項２に記載の半導体装置の製造
方法。 - 【請求項４】 第１の絶縁膜形成工程と、基礎ホール形
成工程と、柱状充填膜形成工程と、第２の絶縁膜形成工
程とを有し、基体上の層間絶縁膜にコンタクトホールを
形成する半導体装置の製造方法であって、 前記層間絶縁膜は、下層部と上層部とに分けて積層形成
するものであり、 前記第１の絶縁膜形成工程は、前記層間絶縁膜の下層部
を基体上に形成する処理を行なうものであり、 前記基礎ホール形成工程は、前記下層の層間絶縁膜に基
体に達する基礎となるホールを形成する処理を行なうも
のであり、 前記柱状充填膜形成工程は、基体から立上がり前記下層
の層間絶縁膜を貫通して上方に突き出る柱状の導電性充
填膜を前記基礎ホール内に形成する処理を行なうもので
あり、 前記第２の絶縁膜形成工程は、前記柱状充填膜を埋込ん
で前記下層の層間絶縁膜上に上層の層間絶縁膜を形成す
る処理を行なうものであり、 前記第２の絶縁膜形成工程の終了時に前記導電性充填膜
にて配線処理したコンタクトホールを構築することを特
徴とする半導体装置の製造方法。 - 【請求項５】 前記下層の層間絶縁膜上にフォトレジス
ト膜を形成し、該フォトレジスト膜をマスクとして前記
下層の層間絶縁膜上に前記基礎ホールを形成し、 前記フォトレジスト膜を残留させたまま該フォトレジス
ト膜を、後工程で形成される上層の層間絶縁膜として機
能させて、基体から立上がりフォトレジスト膜及び下層
の層間絶縁膜に渡って前記柱状充填膜を前記基礎ホール
内に形成し、 その後、前記フォトレジスト膜を除去して、基体から立
上がり前記下層の層間絶縁膜を貫通して上方に突き出る
前記柱状充填膜を形成することを特徴とする請求項１，
２，３又は４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168673A JP3080073B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168673A JP3080073B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003883A true JP2000003883A (ja) | 2000-01-07 |
| JP3080073B2 JP3080073B2 (ja) | 2000-08-21 |
Family
ID=15872375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10168673A Expired - Fee Related JP3080073B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080073B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032758A (ja) * | 2003-07-07 | 2005-02-03 | Seiko Epson Corp | 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法 |
| US7179733B2 (en) | 2003-03-17 | 2007-02-20 | Seiko Epson Corporation | Method of forming contact holes and electronic device formed thereby |
| US8071439B2 (en) | 2008-08-08 | 2011-12-06 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
-
1998
- 1998-06-16 JP JP10168673A patent/JP3080073B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7179733B2 (en) | 2003-03-17 | 2007-02-20 | Seiko Epson Corporation | Method of forming contact holes and electronic device formed thereby |
| JP2005032758A (ja) * | 2003-07-07 | 2005-02-03 | Seiko Epson Corp | 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法 |
| JP4617642B2 (ja) * | 2003-07-07 | 2011-01-26 | セイコーエプソン株式会社 | 配線基板の製造方法、及び電気光学装置の製造方法 |
| US8071439B2 (en) | 2008-08-08 | 2011-12-06 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
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|---|---|
| JP3080073B2 (ja) | 2000-08-21 |
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