KR100216271B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자 금속 배선 형성방법에 관한 것으로써, 1) 기판 상에 금속층을 형성하고, 상기 금속층을 사진식각하여 배선과 접촉될 부위에 금속막대를 형성하는 단계와, 2) 전면을 덮는 절연층을 형성하는 단계와, 3) 상기 절연층에 배선라인 형태의 홈(Groove)인 배선라인홈을 형성하는 단계와, 4) 상기 배선라인홈에 매립되는 금속배선라인을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 금속 배선 형성방법
제1도는 종래의 금속 배선 형성방법에 의해 형성된 반도체 소자 일부의 단면도.
제2도는 본 발명에 따른 반도체 소자 금속 배선 형성방법의 반도체 소자 일부를 도시한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 실리콘기판 21 : 게이트
22 : 소오스 23 : 드레인
24 : 절연층 25 : 알루미늄층
28 : 금속층 28-1, 알루미늄막
28-2 : 배리어금속막 28' : 금속막대
27 : 소자격리막 40, 배선라인홈
26 : 게이트절연막
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로써, 특히 그 형성이 용이하고 형성 후 스텝커버리지가 양호한 금속 배선 형성방법에 관한 것이다.
반도체 소자의 배선의 형성은, 트랜지스터를 예로들면 게이트, 소오스 및 드레인 영역이 형성된 실리콘 기판에 층간절연막을 형성하고, 층간절연막에 콘택홀을 형성한 후, 전면에 금속층을 형성하여 금속층이 콘택홀을 통하여 기판의 전기적으로 접속될 부위에 콘택되도록하고, 금속층을 패터닝하여 배선을 형성하고 있다. 이렇게 배선재 즉 금속이 층간절연층에 형성된 콘택홀 사이즈 축소에 의해 그 부위에서 스텝커버리지 불량를 야기하고, 그로인한 소자의 동작특성이 나빠지게 된다.
즉, 제1도는 종래의 금속 배선 형성방법에 의해 형성된 반도체 소자 일부의 단면도로써 도면을 참조하여 종래의 금속 배선 형성방법을 간단히 설명하면, 우선 게이트(11), 소오스(12) 및 드레인(13)이 형성된 실리콘 기판(10)에 층간절연층(14)을 형성하고, 층간절연층(14)에 콘택홀(또는 비아홀)을 형성한 다음, 전면에 금속층(15)을 형성하여 콘택홀을 통해 기판과 접촉되게 한다. 그런 후에 리소그래피(Oithography) 단계로 금속층(15)을 패터닝 및 식각하여 배선라인을 형성하여 금속배선을 형성한다.
도면에서 금속층은 타이타늄(Ti) 등의 배리어(Barrier)금속(15-2)과 알루미늄막(15-1)이 차례로 형성된 적층구조이며, 도면부호(16)는 게이트절연막을 나타내고, (17)은 소자격리막을 나타낸다.
이와같은 종래의 방법은, 이미 언급한 바와 같이, 콘택홀의 사이즈가 축소화되고 있는 미세 패턴에 있어서는 배선 스텝커버리지 문제로 인해 소자의 금속 배선 형성방법으로는 적합하지 못하다. 즉, 콘택홀의 구경이 작아 콘택홀을 매립하는 금속이 콘택홀 내부에 완전한 충진이 되지 못하거나, 단차부에서 금속층이 끊기는 현상 등이 발생하므로써, 결국 소자 신뢰성을 저하시키게 된다. 이는 금속층을 스퍼터링으로 형성했을 경우와, 금속 배선이 다층으로 형성될 때에 더욱 심화되고 있다.
본 발명은 상술한 종래 방법의 문제점을 개선하기 위해 안출된 것으로써, 배선의 스텝커버리지가 양호하고, 형성이 용이한 반도체 소자의 금속 배선 형성방법을 제공하고자 한다.
본 발명의 반도체 소자 금속 배선 형성방법은, 1) 기판 상에 금속층을 형성하고, 이 금속층을 사진식각하여 배선과 접촉될 부위에 금속막대를 형성하는 단계와, 2) 전면을 덮는 절연층을 형성하는 단계와, 3) 절연층에 배선라인 형태의 홈(Groove)인 배선라인홈을 형성하는 단계와, 4) 배선라인홈에 매립되는 금속배선라인을 형성하는 단계를 포함하여 이루어진다. 여기서, 상기 1)단계에서 금속막대의 형성은, 전면에 배리어금속막과 알루미늄막을 차례로 형성한 후, 배리어금속막 및 알루미늄막을 패터닝하여 형성하는 것이 특징이고, 상기 4)단계는 전면을 덮는 금속층을 형성하고, 금속층을 에치백하여 형성하는 것이 특징이다.
이하, 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 반도체 소자 금속 배선 형성방법의 반도체 소자 일부를 도시한 공정단면도이다.
본 발명의 금속 배선 형성방법은, 우선 제2도의 (a)와 같이 실리콘 기판(20)에 소자격리막(27)과, 게이트(21), 소오스(22) 및 드레인(23) 영역을 형성한다. 여기서, 도면부호 (26)은 게이트절연막인 실리콘산화막이다.
이어서, 제2도의 (b)와 같이 전면을 덮는 금속층(28)을 형성한다. 이때 금속층(28)은 제2도에 도시한 바와 같이 배리어(Barrier)금속막(28-2) 예로써 타이타늄막과, 그 위에 알루미늄막(28-1)을 순차로 적층한다.
계속하여, 제2도의 (c)와 같이 사진 식각 공정으로 금속층(28)을 식각하여 배선이 콘택될 부위에 금속막대(28')를 형성한다.
제2도의 (d)와 같이, 전면을 덮고 상면이 비교적 평탄한 절연층을 형성한다. 상면이 비교적 평탄한 절연층은 제1절연막을 형성하고 그 위에 희생층(Sacrificial Layer)으로 제2절연막을 형성한 후 에치백하여 평탄층을 만들거나, 절연막을 충분히 두껍게 형성하고 에치백하여 상면이 평탄한 절연층을 만들 수 있다. 또 다르게는 유동성을 갖는 절연막인 SOG(Spin-ON Glass) 등으로 형성하면 된다.
그 다음, 제2도의 (e)와 같이, 사진식각 공정으로 절연층에 배선라인 형태의 홈(Groove)인 배선라인홈(40)을 형성한다.
이어서, 제2도의 (f)와 같이, 전면을 덮는 알루미늄층을 형성한다. 이때 배선라인홈은 기존의 콘택홀보다 사이즈가 크고, 깊이 역시 기존의 콘택홀보다 깊지 않으므로써 스텝커버리지 불량을 억제할 수 있게 된다.
계속하여, 알루미늄층을 에치백(Etch back)하여 배선라인홈에 매립된 부위만 남기고 제거하므로써, 제2도의 (g)와 같이 금속 배선을 형성하게 된다.
그리고, 상술한 단계를 반복하므로써 다층의 배선을 형성하는 것이 가능하다.
본 발명은, 종래의 방법이 미세사이즈 콘택홀에 기인하는 스텝커버리지 불량이 발생되는 것과는 달리, 층간접속을 위한 금속막대를 먼저 형성하고 배선라인을 금속막대에 접속시켜 전지적인 연결을 취하므로써, 형성이 용이하고, 형성되는 배선의 스텝커버리지가 양호하게 된다.

Claims (3)

  1. 반도체 소자의 금속 배선 형성방법에 있어서, 1) 기판 상에 금속층을 형성하고, 상기 금속층을 사진식각하여 배선과 접촉될 부위에 금속막대를 형성하는 단계와, 2) 전면을 덮는 절연층을 형성하는 단계와, 3) 상기 절연층에 배선라인 형태의 홈(Groove)인 배선라인홈을 형성하는 단계와, 4) 상기 배선라인홈에 매립되는 금속배선라인을 형성하는 단계를 포함하여 이루어진 금속 배선 형성방법.
  2. 제1항에 있어서, 상기 1)단계에서 상기 금속막대의 형성은, 전면에 배리어금속막과 알루미늄막을 차례로 형성한 후, 상기 배리어금속막 및 상기 알루미늄막을 패터닝하여 형성하는 것이 특징인 반도체 소자의 금속 배선 형성방법.
  3. 제1항에 있어서, 상기 4)단계는 전면을 덮는 금속층을 형성하고, 상기 금속층을 에치백하여 형성하는 것이 특징인 금속 배선 형성방법.
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KR860009481A (ko) * 1985-05-13 1986-12-23 가부시끼 가이샤 도오시바 반도체장치의 제조방법

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