KR0151054B1 - 반도체 장치의 층간접속방법 - Google Patents

반도체 장치의 층간접속방법 Download PDF

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Abstract

반도체 장치의 층간접촉방법에 대해 기재되어 있다. 이는, 도전성의 하부구조물 상에 제1 도전층을 형성하는 제1 공정, 제1 도전층을 패터닝하여 도전축을 형성하는 제2 공정, 하부구조물 및 도전축 상에 층간절연층을 형성하는 제3공정, 층간절연층을 에치백함으로써 도전축을 노출시키는 제4 공정 및 층간절연층 및 노출된 도전축 상에 제2 도전층을 형성하는 제5 공정을 포함하는 것을 특징으로 한다. 따라서, 스텝 커버리지 저하에 따른 금속 배선의 단락문제를 일으키지 않고, 별도의 평탄화 공정을 행하지 않고도 상부 층에 형성되는 금속 배선을 평탄하게 형성할 수 있으므로 다층 구조의 금속 배선을 신뢰도 높게 형성할 수 있다.

Description

반도체 장치의 층간접속방법
제1a도 내지 제1g도는 본 발명의 일 실시예에 의한 반도체 장치의 층간접속방법을 설명하기 위해 도시한 단면도들이다.
제2a도 내지 제2h도는 본 발명의 다른 실시예에 의한 반도체 장치의 층간접속방법을 설명하기 위해 도시한 단면도들이다.
제3도는 본 발명에 의한 층간접속방법으로 형성된 다층 배선을 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
12 : 하부구조물 14 : 식각저지층
22 : 층간절연층 28 : 상층 배선
30 : 절연막 100 : 도전축
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 다층으로 형성되어 있는 배선들 간의 접속을 신뢰도 높게 할 수 있는 반도체 장치의 층간접촉방법에 관한 것이다.
디자인 룰(Design rule)이 작아짐에 따라, 반도체 기판과 금속 배선을 연결시키기 위한 접촉창(contact hole) 및 금속 배선과 금속 배선을 연결시키기 위한 비아홀(via hole)의 크기는 점점 작아지고 있다. 반면, 금속 배선층 간을 격리하기 위한 절연막은 일정 이상의 두께를 유지하여야 하므로, 결과적으로, 접촉창 또는 비아홀의 어스펙트비(aspect ratio)(높이/면적)를 증가시킨다.
접촉창 또는 비아홀에 금속을 매몰시키기 위해, 스퍼터링 방식으로 금속을 증착하는 기존의 경우, 접촉창 또는 비아홀에서 금속 배선의 스텝 커버리지(step coverage)가 불량해져, 배선의 단락을 유발하는 등의 문제를 야기시킨다. 따라서, 이러한 문제를 해결하기 위해, 현재, 알루미늄을 증착한 후 이를 고온에서 플로우시켜 접촉창 또는 비아홀을 매몰하는 알루미늄 플로우(Al-flow) 방법 및 접촉창 또는 비아홀에 텅스텐을 플럭시키는 텅스텐 플럭(W-plug) 방법등이 제안되고 있다.
본 발명의 목적은 다층으로 형성되어 있는 배선들을 간의 접속을 신뢰도 높게 할 수 있는 개선된 반도체 장치의 층간접촉방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 장치의 층간접촉방법은, 도전성의 하부구조물 상에 제1 도전층을 형성하는 제1 공정 : 상기 제1 도전층을 패터닝하여 도전축을 형성하는 제2 공정 ; 상기 상기 하부구조물 및 도전축 상에 층간접촉방법을 형성하는 제3 공정 : 상기 층간접촉방법을 에치백함으로써 상기 도전축을 노출시키는 제4 공정 : 및 상기 층간절연층 및 노출된 도전축 상에 제2 도전층을 형성하는 제5 공정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 공정 후, 상기 하부구조물 상에 제3 도전층으로 된 식각저지층을 형성하는 공정을 더 포함하는 것이 바람직하고, 더욱 바람직하게는, 상기 식각저지층은, 소정의 이방성 식각에 대해, 상기 제1 도전층과는 식각선택비가 좋은 물질로 구성된다.
본 발명의 다른 실시예에 있어서, 상기 제1 공정 후, 상기 하부구조물 상에 절연막을 형성하는 공정 및 도전축이 형성될 영역의 상기 절연막을 식각하는 공정을 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 도전성의 하부구조물은 도전층 또는 반도체 기판에 있어서 불순물이 도우프된 영역인 것이 바람직하다.
본 발명의 다른 실시예에 있어서, 상기 제5공정 후, 상기 층간절연층을 과다 에치백하는 공정 및 상기 도전축을 에치백하는 공정을 더 포함하는 것이 바람직하다. 이때, 상기 에치백 공정은 화학-기계적 폴리싱인 것이 바람직하다.
따라서, 본 발명에 의한 반도체 장치의 층간접촉방법에 의하면, 첫째, 스텝 커버리지 저하에 따른 금속 배선의 단락문제를 일으키지 않는다. 둘째, 별도의 평탄화 공정을 행하지 않고도 상부 층에 형성되는 금속 배선을 평탄하게 형성할 수 있으므로 다층 구조의 금속 배선을 신뢰도 높게 형성할 수 있다. 세째, 층간절연층에 접촉창 또는 비아홀을 형성한 후 도전물질을 매몰시키던 기존의 방법에서 발생할 수 있는 모든 문제점들을 방지할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
제1a도 내지 제1g도는 본 발명의 일 실시예에 의한 반도체 장치의 층간접속방법을 설명하기 위해 도시한 단면도들이다.
먼저, 제1a도는 식각저지층(14)을 형성하는 공정을 도시한 것으로서, 이는 전도성의 하부구조물(12) 상에, 예컨대 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)등의 도전물질을 증착함으로써 힐룩(hillock) 방지 및 제1 도전층 (이 후의 공정에서 형성됨)과의 선택적 식각을 위한 식각저지층(14)을 형성하는 공정으로 진행된다.
이때, 상기 도전층의 하부구조물(12) (즉, 하층 배선)은, 예컨대 도전물질로 된 도전층이나 반도체 기판에 있어서 불순물이 도우프되어 있는 불순물 등의 도전성을 띤 구조물을 의미한다. 상기 식각저지층(14)은, 소정의 이방성 식각에 대해, 상기 제1 도전층을 구성하는 물질과는 식각선택비가 좋은 (즉, 소정의 이방성 식각에 대해, 상기 식각저치층의 식각율을 1로 했을 때, 상기 제1 도전층의 식각율을 적어도 5이상이 된다)의 물질로 구성되고, 상기 소정의 식각에 견딜 수 있을 정도의 두께로 형성됨이 바람직하다.
제1b도는 제1 도전층(16)을 형성하는 공정을 도시한 것으로서, 이는 상기 식각저지층(14) 상에, 예컨대 알루미늄 또는 텅스텐 등과 같은 도전물질을 증착함으로써 제1 도전층(16)을 형성하는 제1 공정 및 결과물 상에, 예컨대 포토레지스트와 같은 감광막을 도포한 후 패터닝함으로써 접촉창 또는 비이홀이 형성될 영역에 감광막 패턴(20)을 형성하는 제2 공정으로 진행된다.
이때, 상기 감광막 패턴(20)은 기존의 접촉창 또는 비아홀 형성을 위한 감광막 패턴과는 반대의 극성(polarity)을 가진다. 즉, 기존의 감광막 패턴은 접촉창 또는 비아홀이 형성될 영역을 노출시키는 모양으로 형성되는 반면, 상기 제1B도의 감광막 패턴은 접촉창 또는 비아홀이 형성되 영역만을 덮는 모양으로 형성된다.
제1c도는 도전축 패턴(17)을 형성하는 공정을 도시한 것으로서, 이는 상기 감광막 패턴(제1b도의 도면부호 20)을 마스크로 하고, 상기 시각저지층의 표면을 엔드 포인트(end point)로 하여 상기 제1 도전층을 이방성 식각하는 공정으로 진행된다.
제1d도는 층간절연층(22)을 형성하는 공정을 도시한 것으로서, 이는 도전축 패턴(17)이 형성되어 있는 결과물 전면에, 예컨대 산화물등과 같은 절연물질을 도포하는 공정으로 진행된다. 이때, 상기 층간절연층의 두께는 적어도 상기 도전층 패턴(17)의 높이 보다 두꺼워야 한다.
제1e도는 도전축(100)을 완성하는 공정을 도시한 것으로서, 이는 상기 도전축 패턴이 노출되도록 상기 층간절연층을 에치백하는 공정으로 진행된다.
이때, 상기 에치백 공정은 화학-물리적 폴리싱(Chemical - Mechanical Polishing)이며, 도전축 패턴이 노출될 때까지 진행되거나 노출된 후에도 더 진행된다. 후자의 경우, 층간절연층을 일반적인 이방성 식각공정으로 과다식각 (도전축 패턴이 섬 모양으로 드러날 때까지 층간절연층을 식각한다)하여 도전축 패턴을 드러낸 후, 과다식각에 의해 노출된 상기 도전축 패턴을 화학-물리적 폴리싱으로 에치백하는 공정으로 진행된다. 상기 층간절연층 및 도전축 패턴이 상기 화학-물리적 폴리싱으로 동시에 에치백될 수 있음은 물론이다.
제1e도는 공정에 의하면, 도전축(100) 및 층간절연층(22)의 표면은 평탄하게 된다.
제1f도는 제2 도전층(24)을 형성하는 공정을 도시한 것으로서, 이는 도전축(100)이 형성되어 있는 결과물 전면에, 예컨대 알루미늄 또는 텅스텐 등과 같은 도전물질을 증착하는 공정으로 진행된다.
상기 제2 도전층(24)을 형성한 후, 상층 배선의 도전율을 높이기 위하여, 예컨대 실리사이드층과 같은 저저항 물질층(26)을 상기 제2 도전층 상에 증착할 수도 있음은 물론이다.
제1g도는 상층 배선(28)을 형성하는 공정을 도시한 것으로서, 이는 상기 제2 도전층 및 저저항 물질층을 패터닝하는 공정으로 진행된다.
따라서, 상술한 본 발명에 의한 층간접속방법에 의하면, 첫째, 도전축(100) 및 층간절연층(22)의 표면을 평탄하게 형성할 수 있으므로, 도전축 및 층간절연층 상에 형성될 구조물의 전기적 신뢰도를 향상시킬 수 있다. 둘째, 기존의 층간접속방법은 층간절연층에 접촉창 또는 비아홀을 형성한 후, 이를 도전물질로 채우는 공정으로 상층 배선과 하층 배선을 연결하였으나, 본 발명에서는 상층 배선과 하층 배선을 연결하는 도전축을 먼저 형성한 후 층간절연층을 형성하므로, 접촉창 또는 비아홀에 금속물질을 스퍼터링할 때 발생되는 스텝 커버리지 저하 문제는 발생하지 않는다는 것을 알 수 있다. 세째, 층간절연층에 접촉창 또는 비아홀을 형성한 후 도전물을 매몰시키던 기존의 방법에서 발생할 수 있는 모든 문제점들을 방지할 수 있다.
제2a도 내지 제2h도는 본 발명의 다른 실시예에 의한 반도체 장치의 층간접속방법을 설명하기 위해 도시한 단면도들이다.
하부구조물(12) 상에, 예컨대 산화막과 같은 절연막(30)을 형성한 후(제2a도), 도전축이 형성될 영역, 즉 접촉창 또는 비아홀이 형성될 영역의 상기 절연막을 제거하여 상기 영역의 하부구조물을 노출시키는 개구부(1)를 형성한다(제2b도). 이 후의 공정(제2c도 내지 제2h도의 공정)은 상기 제1b도 내지 제1g도의 공정과 각각 일치한다.
본 실시예에서는 제1 도전층 식각 시, 식각저지 역할을 하도록, 하부구조물 상에 절연막(30)을 형성한 후 부분적으로 식각한 것을 제외하고는 상기 일 실시예의 공정과 동일하다.
제3도는 본 발명에 의한 층간접속방법으로 형성된 다층 배선을 도시한 단면도로서, 3층 이상의 배선 공정에서도 충분히 본 발명의 방법을 적용할 수 있음을 도시한다.
상기 제3도에 있어서, 도면부호 40은 반도체 기판을 42는 필드산화막을, 44는 게이트전극을, 46은 소오스/드레인을, 48, 58, 68 및 78은 각각 제1, 제2, 제3 및 제4 층간절연층을, 50, 60 및 70은 각각 제1 배선층, 제2 배선층 및 제3 배선층을 그리고 100은 도전축을 나타낸다.
상기 제3도를 참조했을 때, 각 배선층은 평탄한 표면 상에 형성될 수 있음을 알 수 있다.
따라서, 본 발명에 의한 반도체 장치의 층간접속방법에 의하면, 첫째, 스텝 커버리지 저하에 따른 금속 배선의 단락문제를 일으키지 않는다. 둘째, 별도의 평탄화 공정을 행하지 않고도 상부 층에 형성되는 금속 배선을 평탄하게 형성할 수 있으므로 다층 구조의 금속 배선을 신뢰도 높게 형성할 수 있다. 세째, 층간절연층에 접촉창 또는 비아홀을 형성한 후 도전물질을 매몰시키던 기존의 방법에서 발생할 수 있는 모든 문제점들을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (9)

  1. 도전성의 하부구조물 상에 제1 도전층을 형성하는 제1 공정: 상기 제1 도전층을 패터닝하여 도전축을 형성하는 제2 공정: 상기 하부구조물 및 도전축 상에 층간절연층을 형성하는 제3 공정: 상기 층간절연층을 에치백함으로써 상기 도전축을 노출시키는 제4 공정 : 및 상기 층간절연층 및 노출된 도전축 상에 제2 도전층을 형성하는 제5 공정을 포함하는 것을 특징으로 하는 반도체 장치의 층간접속방법.
  2. 제1항에 있어서, 상기 제1 공정 후, 상기 하부구조물 상에 제3 도전층으로 된 식각저지층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간접속방법.
  3. 제2항에 있어서, 상기 식각저지층은, 소정의 이방성 식각에 대해, 상기 제1 도전층과는 식각선택비가 좋은 물질로 구성되는 것을 특징으로 하는 반도체 장치의 층간접속방법.
  4. 제3항에 있어서, 상기 식각저지층은 티타늄 또는 티타늄 나이트라이드로 형성되는 것을 특징으로 하는 반도체 장치의 층간접속방법.
  5. 제1항에 있어서, 상기 제1 공정 후, 상기 하부구조물 상에 절연막을 형성하는 공정 및 도전축이 형성될 영역의 상기 절연막을 식각하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간접속방법.
  6. 제5항에 있어서, 상기 절연막으로 산화막을 사용하는 것을 특징으로 하는 반도체 장치의 층간접속방법.
  7. 제1항에 있어서, 상기 도전성의 하부구조물은 도전층 또는 반도체 기판에 있어서 불순물이 도우프된 영역인 것을 특징으로 하는 반도체 장치의 층간접속방법.
  8. 제1항에 있어서, 상기 제5 공정 후, 상기 충간절연층을 과다 에치백하는 공정 및 상기 도전축을 에치백하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간접속방법.
  9. 제1항 또는 제8항에 있어서, 상기 에치백 공정은 화학-기계적 폴리싱인 것을 특징으로 하는 반도체 장치의 층간접속방법.
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