KR100250746B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 텅스텐 스페이서를 이용하여 접속공(Contact hole) 상부의 모서리를 둥글게 형성한 다음 선택적 텅스텐을 성장시키므로써, 금속배선의 단락이나 단선을 방지할 수 있도록 한 반도체 소자의 금속배선 형성방법이 개시된다.
Description
제1a 내지 1e도는 본 발명의 제1실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도.
도2는 본 발명의 제2실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도.
도3a 및 도3b는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소자분리 산화막
3 : 불순물 접합층 4 : 도전체
5 : 산화 절연막 6 : 다결정 실리콘
7 : 선택적 텅스텐 또는 블랭킷 텅스텐
7A : 텅스텐 스페이서 9 : 선택적 텅스텐
10 : 금속층 11,12,13,14 : 제1 내지 제4접속공
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 텅스텐 스페이서를 이용하여 접속공(Contact hole) 상부의 모서리 부분을 둥글게 형성한 다음 선택적으로 텅스텐을 성장시켜 금속배선의 단락이나 접속공 내의 보이드 현상을 방지할 수 있도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 금속배선을 형성하기 위해 형성되는 다수의 콘택홀은 선택적 텅스텐을 이용하여 매립되게 되는데, 콘택홀의 깊이가 서로 다를 경우 후속 공정으로 형성되는 금속배선의 단락 현상이 발생하거나 콘택 홀이 완전히 매립되지 않게 되는 문제점이 있다. 그러면 종래 반도체 소자의 금속배선 형성 방법을 도3을 참조하여 설명하기로 한다.
제3a도 및 3b도는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.
제3a도 및 3b도를 참조하여, 소자분리 산화막(32) 및 불순물 접합층(33)이 형성된 실리콘 기판(31) 상부에 도전체(34)를 형성한 다음, 전체구조 상에 산화 절연막(35)을 형성한다. 이후, 접속공 마스크를 사용하여 산화 절연막(35)을 식각하여 불순물 접합층(33) 및 도전체(34)가 각각 노출되도록 하는 제1 및 제2 접속공(38, 39)을 형성한다. 다음에, 전체구조 상에 텅스텐층을 형성한다.
그런데, 제3a도에서와 같이, 깊이가 깊은 접속공을 기준으로 텅스텐층(36)을 형성하게 되면, 깊이가 낮은 접속공에서는 텅스텐이 과잉성장되어(A 부분), 후속 금속배선 형성시 금속배선의 단락을 유발시키게 된다.
반면, 제3b도에서와 같이, 깊이가 낮은 접속공을 기준으로 텅스텐층(37)을 형성하게 되면, 깊이가 깊은 접속공이 완전히 매립되지 않고 보이드가 발생(B 부분)하게 되는 문제점이 있다.
따라서, 본 발명은 텅스텐 스페이서를 이용하여 접속공 상부의 모서리 부분을 둥글게 형성한 다음 선택적 텅스텐을 성장시키므로써 금속배선의 단락이나 접속공 내의 보이드 현상을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 소자분리 산화막(2) 및 불순물 접합층(3)이 형성된 실리콘 기판(1) 상에 도전체(4)를 형성하고, 상기 도전체(4)를 포함하는 전체구조 상에 산화 절연막(5)을 형성하는 단계; 상기 산화 절연막(5) 상에 다결정 실리콘막(6)을 형성한 후 접속공 마스크를 사용하여 상기 다결정 실리콘막(6) 및 산화 절연막(5) 일부를 순차적으로 식각하여 제1 및 제2 접속공(11, 12)을 형성하는 단계; 상기 제1 및 제2 접속공(11, 12)을 포함하는 전체구조 상에 선택적 텅스텐(7)을 도포하는 단계; 상기 선택적 텅스텐(7)을 블랭킷 식각공정으로 식각하여 상기 제1 및 제2 접속공(11, 12) 측벽에 텅스텐 스페이서(7A)를 형성하는 단계; 상기 다결정 실리콘막(6) 및 텅스텐 스페이서(7A)를 마스크로 하여 상기 노출된 산화 절연막(5)을 식각하여 제3 및 제4 접속공(13, 14)을 형성하는 단계; 및 상기 제3 및 제4 접속공(13, 14)을 포함하는 전체구조 상에 선택적 텅스텐(9)을 성장시킨 후 패터닝하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a 내지 1e도는 본 발명의 제1실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.
제1a도에 도시된 바와 같이, 소자분리 산화막(2) 및 불순물 접합층(3)이 형성된 실리콘 기판(1) 상부에 도전체(4)를 형성한 다음, 도전체(4)를 포함하는 전체 상에 산화 절연막(5)을 형성하고, 산화 절연막(5) 상부에 식각 정지층 및 선택적 텅스텐 증착시 소오스 역할을 할 다결정 실리콘막(6)을 도포한다. 이후, 접속공 마스크를 사용하여 다결정 실리콘막(6) 및 산화 절연막(5)을 순차적을 비등방성 식각하여 제1 및 제2 접속공(11, 12)을 형성한다. 이때, 산화 절연막(5)은 일부만 식각하는 부분식각 방식을 사용하고, 접속공 마스크의 크기는 이후의 공정에서 형성될 텅스텐 스페이서의 두께를 고려하여 최종적인 접속공의 크기보다 크게 제작하는 것이 바람직하다.
이후, 제1b도에 도시된 바와 같이, 전체구조 상에 선택적 텅스텐 또는 블랭킷 텅스텐(7)을 도포하고, 제1c도에 도시된 바와 같이, 블랭킷 건식식각 공정에 의해 텅스텐(7)을 에치 백(Etch back)하여 제1 및 제2 접속공(11, 12) 측벽에 텅스텐 스페이서(7A)를 형성한다.
제1d도에 도시된 바와 같이, 다결정 실리콘막(6) 및 텅스텐 스페이서(7A)를 마스크로 하여, 불순물 접합층(3) 및 도전체(4)가 각각 드러날때까지 산화 절연막(5)을 식각하여 제3 및 제4 접속공(13, 14)을 형성한다. 여기에서, 다결정 실리콘막(6)은 산화 절연막(5) 식각시 식각 정지층 역할을 하며, 동시에 접속공을 매립할때 사용되는 선택적 텅스텐 증착시 성장 소오스 역할을 하게 된다. 도시된 것과 같이, 제3 및 제4 접속공(13, 14) 상부의 모서리 부분이 텅스텐 스페이서(7A)에 의해 둥글게 형성되므로, 후속 금속층 매립 공정시 스텝 커버리지(Step coverage)의 열화를 막을 수 있다.
제1e도는 제3 및 제4접속공(13, 14)이 형성된 전체구조 상부에 선택적 텅스텐(9)을 성장시킨 상태의 단면도인데, 이때 선택적 텅스텐(9)은 불순물 접합층(3), 도전체(4) 및 다결정 실리콘막(6) 상부에서 동시에 성장되므로, 제3 및 제4 접속공(13, 14) 내에는 보이드가 발생하지 않게 된다.
이후, 선택적 텅스텐(9)을 마스크 공정 및 식각 공정에 의해 패턴화하면 금속배선이 형성되게 된다.
도2는 본 발명의 제2 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.
제1d도의 공정 후, 선택적 텅스텐(9)을 깊이가 가장 얕은 접속공(14)을 기준으로 성장시키고 금속층(10)을 형성한 상태를 나타내는데, 금속층(10) 형성시 접속공(13, 14) 상부의 모서리 부분이 둥글게 형성되었기 때문에 접속공(13, 14)을 보이드 없이 매립할 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 텅스텐의 과잉 성장에 의한 금속배선간의 단락을 방지할 수 있고, 접속공 내부에 보이드(void)가 발생하지 않으므로 금속배선의 단선을 방지할 수 있는 탁월한 효과가 있다.
Claims (2)
- 반도체 소자의 금속배선 형성방법에 있어서, 소자분리 산화막(2) 및 불순물 접합층(3)이 형성된 실리콘 기판(1) 상에 도전체(4)를 형성하고, 상기 도전체(4)를 포함하는 전체구조 상에 산화 절연막(5)을 형성하는 단계; 상기 산화 절연막(5) 상에 다결정 실리콘막(6)을 형성한 후 접속공 마스크를 사용하여 상기 다결정 실리콘막(6) 및 산화 절연막(5) 일부를 순차적으로 식각하여 제1 및 제2 접속공(11, 12)을 형성하는 단계; 상기 제1 및 제2 접속공(11, 12)을 포함하는 전체구조 상에 선택적 텅스텐(7)을 도포하는 단계; 상기 선택적 텅스텐(7)을 블랭킷 식각공정으로 식각하여 상기 제1 및 제2 접속공(11, 12) 측벽에 텅스텐 스페이서(7A)를 형성하는 단계; 상기 다결정 실리콘막(6) 및 텅스텐 스페이서(7A)를 마스크로 하여 상기 노출된 산화 절연막(5)을 식각하여 제3 및 제4 접속공(13, 14)을 형성하는 단계; 및 상기 제3 및 제4 접속공(13, 14)을 포함하는 전체구조 상에 선택적 텅스텐(9)을 성장시킨 후 패터닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 제3 및 제4접속공(13, 14) 형성후, 깊이가 낮은 접속공(14)을 기준으로 전체구조 상에 선택적 텅스텐(9)을 성장시킨 다음, 전체구조 상에 금속층을 도포하고 패터닝하는 단계를 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019930031184A KR100250746B1 (ko) | 1993-12-30 | 1993-12-30 | 반도체 소자의 금속배선 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019930031184A KR100250746B1 (ko) | 1993-12-30 | 1993-12-30 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
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| KR950021426A KR950021426A (ko) | 1995-07-26 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019930031184A KR100250746B1 (ko) | 1993-12-30 | 1993-12-30 | 반도체 소자의 금속배선 형성방법 |
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| KR (1) | KR100250746B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030052815A (ko) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | 반도체소자의 제조방법 |
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1993
- 1993-12-30 KR KR1019930031184A patent/KR100250746B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030052815A (ko) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | 반도체소자의 제조방법 |
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|---|---|
| KR950021426A (ko) | 1995-07-26 |
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