KR20010073705A - 선택적 에피텍셜 성장을 이용한 반도체 장치의 콘택 형성방법 - Google Patents

선택적 에피텍셜 성장을 이용한 반도체 장치의 콘택 형성방법 Download PDF

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Abstract

선택적 에피택셜 성장(selective epitaxial growth)을 이용한 반도체 장치의 콘택 형성 방법이 개시되어 있다. 본 발명은 과도 식각에 대한 리세스 마진을 확보함과 아울러 콘택 영역의 면적을 넓혀 콘택 저항을 낮추기 위해, 기판과 콘택이 형성되는 절연막 사이에 에피택셜층을 형성한 다음, 상기 절연막에 콘택홀을 형성하고, 상기 콘택홀에 도전성 플러그를 채운다. 이 과정에서 상기 에피택셜층은 리세스(recess)에 대한 충분한 마진을 갖는 두께로 형성한다. 따라서, 콘택홀 형성 과정에서 에피택셜층을 충분한 깊이로 리세스하여 노출되는 표면적을 넓히는 방법 또는 리세스 부분을 후속 공정에서 확장시키는 방법을 선택적으로 적용할 수 있어 별도의 이온주입공정 없이 고 종횡비를 갖는 콘택의 저항을 낮출 수 있고 공정도 단순화할 수 있다.

Description

선택적 에피텍셜 성장을 이용한 반도체 장치의 콘택 형성 방법{Method for forming a contact of a semiconductor device using a selective epitaxial growth}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 자세하게는 선택적 에피택셜 성장(selective epitaxial growth)을 이용한 반도체 장치의 콘택 형성 방법에 관한 것이다.
콘택 공정은 반도체 소자간의 연결이나 소자내의 수평 또는 수직으로 형성된 도전성 라인들간의 전기적 연결을 위한 전 공정으로써, 기판 위에 형성되는 도전성 라인을 기판에 연결시키기 위한 콘택 공정과 기판 위에 형성된 도전성 라인들을 상호 연결시키기 위한 콘택 공정으로 구분된다.
도 1을 참조하면, 반도체 기판(10) 상에 얕은 접합 영역(12)이 형성되고, 그 위로 절연막(14)이 형성된다. 상기 절연막(14)에 기판(10)의 소정 영역이 노출되는 콘택홀(16)이 형성된다. 콘택 마진이 작은 조건하에서 콘택홀(16)을 완전하게 형성하기 위해서는 과도 식각이 실시될 수 밖에 없다. 이렇게 해서, 콘택홀(16)이 형성되기는 하지만, 접합 영역(12)이 얕게 형성되어 상기 접합 영역(12)중에서 상기 콘택홀(16)을 통해 노출되는 부분은 상기 과도 식각 과정에서 손상되거나 심할 경우 제거된다. 따라서, 콘택홀(16)이 형성된 후, 이를 통해 노출되는 영역은 상기 접합 영역(12)이 아니라 기판(10)이 된다.
이와 같이, 종래 기술의 콘택 형성 방법은 과도 식각에 대한 리세스 마진이 적고 콘택을 통한 누설 전류가 증가되거나 콘택 저항이 높아지는 등 콘택 특성이 열화된다. 또한, 후속 공정에서 상기 콘택홀(16)에 채워진 플러그의 저항을 낮추기 위해서는 별도의 이온주입공정 및 사진 공정이 요구되므로 공정이 복잡해진다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로써, 공정 마진과 리세스 마진을 충분히 확보하면서도 콘택 저항을 낮출 수 있고, 공정도 단순화할 수 있는 선택적 에피택셜 성장(selective epitaxial growth)을 이용한 반도체 장치의 콘택 형성 방법을 제공함에 있다.
도 1은 종래 기술에 의한 콘택 형성 방법 및 그 문제점을 설명하기 위한 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 선택적 에피텍셜 성장을 이용한 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
도 3 내지 도 5는 본 발명의 제2 실시예에 의한 선택적 에피텍셜 성장을 이용한 반도체 장치의 콘택 형성 방법을 단계별로 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호설명>
40:기판. 42:에피택셜층.
44:절연막. 46, 48:콘택홀.
50:도전성 플러그. A, B:리세스(recess).
A1, A2:리세스(A)의 바닥 및 측면.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 에피택셜층을 선택적으로 형성하되, 리세스에 대한 충분한 마진을 가지는 두께로 형성한 다음, 그 위에 절연막을 형성하고, 상기 절연막에 상기 에피택셜층을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 통해 노출되는 에피택셜층에 리세스를 형성하고, 상기 콘택홀에 도전성 플러그를 채우는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법을 제공한다.
이 과정에서 상기 에피택셜층은 실리콘층(Si) 또는 실리콘 게르마늄층(Si1-xGeX, 0<X<1)으로 형성하는 것이 바람직하다. 이때, 상기 에피택셜층은 300Å 이상으로 형성하는 것이 바람직하다.
상기 콘택홀 형성 과정에서 상기 리세스를 얕은 깊이로 형성한 다음, 얕게 형성된 리세스 부분을 등방성 식각하는 방법으로 상기 콘택홀을 통해 노출되는 에피택셜층의 표면적을 넓힌다.
상기 콘택홀에 상기 도전성 플러그를 채우기 전에 콘택홀을 통해 노출되는전면에 장벽층을 형성한다.
이와 같이, 본 발명은 과도 식각에 대한 리세스 마진을 확보함과 아울러 콘택 영역의 면적을 넓혀 콘택 저항을 낮추기 위해 기판과 콘택이 형성되는 절연막 사이에 리세스에 대한 충분한 마진을 갖는 두께의 에피택셜층을 형성한다. 따라서, 콘택홀 형성 과정에서 콘택홀을 통해 노출되는 하부막을 충분한 깊이로 리세스하여 하부막의 노출 표면적을 넓히는 방법 또는 리세스 부분을 후속 공정에서 확장시키는 방법을 선택적으로 적용할 수 있다. 그 결과 별도의 이온주입공정 없이 고 종횡비를 갖는 콘택의 저항을 낮출 수 있고, 콘택 공정도 단순화할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 선택적 에피택셜 성장(selective epitaxial growth)을 이용한 반도체 장치의 콘택 형성 방법을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 또한, 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
<제1 실시예>
도 2를 참조하면, 기판(40) 상에 에피택셜층(42)을 형성한다. 상기 에피택셜층(42)은 선택적 에피택셜 성장(selective epitaxial growth)방식으로 형성한다. 따라서, 상기 에피택셜층(42)은 상기 기판의 활성영역, 그 중에서도 소오스 또는 드레인 영역 상에만 선택적으로 형성된다. 상기 에피택셜층(42)은 실리콘층(Si) 또는 실리콘-게르마늄층(Si1-x-Gex,0<x<1)으로 형성하는 것이 바람직하다. 이때, 상기 에피택셜층(42)은 리세스에 충분한 마진을 제공할 수 있는 두께로 형성하는 것이바람직하여 300Å 이상으로 형성한다. 상기 에피택셜층(42) 상에 절연막(44)을 형성한다. 상기 절연막(44) 상에 콘택영역을 한정하는 감광막 패턴(미도시)을 형성한 후, 이를 식각 마스크로 사용하여 상기 절연막(44)의 전면을 식각한다. 이때, 식각은 상기 에피택셜층(42)이 노출된 후에도 상기 기판(40)이 노출되지 않는 범위내에서 소정의 시간동안 계속 실시한다. 곧, 소정의 시간동안 과도 식각을 실시한다. 이 결과, 상기 에피택셜층(42)에 소정의 깊이를 갖는 리세스(A)가 형성된다. 이후, 상기 감광막 패턴을 제거하면, 상기 절연막(44)에 상기 리세스(A)를 노출시키는 콘택홀(46)이 형성된다. 상기 리세스(A)는 바닥(A1)과 측면(A2)으로 이루어져 있다. 따라서, 바닥(A1)만 노출될 때에 비해 상기 콘택홀(46)을 통해 노출되는 상기 에피택셜층(42)의 표면적은 넓어진다. 이것은 상기 콘택홀(46)을 채우는 도전성 플러그와 상기 에피택셜층(42) 간의 접촉 면적이 넓어짐을 의미하므로, 결과적으로 콘택 저항이 작아진다. 따라서, 도전성 플러그를 형성한 다음에 콘택 저항 개선을 위한 별도의 이온주입공정이 필요하지 않게 되어 공정이 단순화된다. 또한, 상기 과도 식각에 대해 상기 에피택셜층(42)이 충분한 식각 마진을 제공하므로, 상기 기판(40) 표면에 형성되는 접합영역(미도시)이 손상되는 것을 방지할 수도 있다.
상기 콘택홀(46)을 형성한 후, 상기 콘택홀(46)을 통해 노출되는 상기 절연막(44) 및 에피택셜층(42)의 표면에 장벽층(미도시)을 형성하고, 상기 콘택홀(46)에 상기 에피택셜층(42)과 접촉되는 도전성 플러그(미도시)를 형성한다. 상기 장벽층은 기상 화학 증착(Chemical Vapor Deposition, 이하 CVD라 함) 방식을 이용하여 티타늄막(Ti)/티타늄 나이트라이드막(TiN)으로 형성하고, 상기 도전성 플러그는 폴리 실리콘층 플러그 또는 CVD방식을 이용한 텅스텐층 플러그로 형성한다.
<제2 실시예>
제2 실시예에 의한 콘택 형성 방법은 제1 실시예를 따르되, 도 3에 도시한 바와 같이, 절연막(44)에 콘택홀(48)을 형성하는 과정에서 에피택셜층(42)에 깊이가 얕은 리세스(B)를 형성한다. 이어서, 상기 얕게 형성한 리세스(B)를 등방성 식각한다. 이 결과, 상기 에피택셜층(42)의 상기 리세스(B)는 앵커드 타입(anchored-type)으로 되어(도 4) 상기 콘택홀(48)을 통해 노출되는 상기 에피택셜층(42)의 표면적은 넓어진다.
이후, 도 5에 도시한 바와 같이, 상기 콘택홀(48)에 상기 에피택셜층(42)과 접촉되는 도전성 플러그(50)을 채운다. 상기 도전성 플러그(50)는 제1 실시예에 사용된 부재와 동일한 부재로 형성한다. 상기 도전성 플러그(50)를 형성하기 전에 제1 실시예에 사용된 부재와 동일한 부재를 사용하여 상기 콘택홀(48)을 통해서 노출되는 물질층의 전면에 장벽층(미도시)을 형성할 수 있다.
상기 제1 및 제2 실시예에서 설명한 콘택 형성 공정은 반도체 장치의 제조 과정에서 형성하고자 하는 모든 콘택 형성에 적용할 수 있다. 특히, 고 종횡비의 금속 콘택을 형성하는 과정에서 이온 주입 없이 상기 금속 콘택을 채우는 도전성 플러그의 저항을 개선하기 위한 목적에 적용할 수 있고, 금속 콘택과 비트라인 콘택을 동시에 형성하는 공정에서 P+ 콘택 저항을 개선하기 위해 적용할 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 기판(40)을 금속층으로 대체할 수 있으며, 다양한 콘택 형성에 본 발명을 적용할 수 있을 것이다.
상술한 바와 같이, 과도 식각에 대한 리세스 마진을 확보함과 아울러 콘택 영역의 면적을 넓혀 콘택 저항을 낮추기 위해, 기판과 콘택이 형성되는 절연막 사이에 리세스에 대한 충분한 마진을 갖는 두께의 에피택셜층을 형성한다. 따라서, 콘택홀 형성 과정에서 콘택홀을 통해 노출되는 하부막을 충분한 깊이로 리세스하여 하부막의 노출 표면적을 넓히는 방법, 또는 리세스 부분을 후속 공정에서 확장시키는 방법을 선택적으로 적용할 수 있고, 그 결과 별도의 이온주입공정 없이 고 종횡비를 갖는 콘택의 저항을 낮출 수 있고, 콘택 공정도 단순화할 수 있다.

Claims (3)

  1. 기판 상에 선택적으로 에피택셜층을 형성하는 단계;
    상기 선택적으로 형성된 에피택셜층 상에 절연막을 형성하는 단계;
    상기 절연막에 상기 에피택셜층을 노출시키는 콘택홀을 형성하면서 상기 에피택셜층에 리세스(recess)를 형성하는 단계; 및
    상기 콘택홀에 상기 에피텍셜층과 접촉되는 도전성 플러그를 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  2. 제 1 항에 있어서, 상기 에피택셜층은 실리콘층(Si) 또는 실리콘 게르마늄층(Si1-xGeX, 0<X<1)으로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  3. 제 1 항에 있어서, 상기 기판이 노출되지 않는 범위내에서 상기 에피택셜층의 리세스 부분을 등방성 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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