KR19990057066A - 반도체 소자의 제조방법 - Google Patents
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Abstract
셀영역에서 콘택패드를 형성할 때 식각데미지가 발생하는 것을 막아서 셀의 신뢰도를 높이고 또한 공정변수를 줄이기에 적당한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이와 같은 반도체 소자의 제조방법은 셀영역과 페리회로영역이 정의된 기판에 있어서, 셀영역과 페리회로영역에 각각 게이트절연막과 게이트전극을 형성하는 단계, 상기 셀영역의 상기 게이트전극양측 기판에 제 1불순물영역을 형성하는 단계, 상기 셀영역의 상기 게이트절연막과 상기 게이트전극양측에 측벽스페이서를 형성하는 단계, 상기 셀영역의 상기 게이트전극 양측의 제 1불순물영역에 셀프얼라인 콘택형성법으로 제 1, 제 2콘택패드를 형성하는 단계, 상기 페리회로 영역의 상기 게이트절연막과 상기 게이트전극 양측에 측벽스페이서를 형성하는 단계, 상기 페리회로 영역의 상기 게이트절연막과 상기 게이트전극양측에 제 2불순물영역을 형성하는 단계, 상기 셀영역의 상기 제 1콘택패드상에 제 1콘택홀 갖는 제 1층간절연막을 형성하는 단계, 상기 제 1콘택홀 및 그와 인접하는 상기 제 1층간절연막 상에 제 1배선층을 형성하는 단계, 상기 셀영역의 상기 제 2콘택패드상에 제 2콘택홀 갖는 제 2층간절연막을 형성하는 단계, 상기 제 2콘택홀 및 그와 인접하는 상기 제 2층간절연막 상에 제 2배선층을 형성하는 단계를 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로 특히, 실리콘층과의 데미지를 최소화하며 공정을 단순화시키기에 적당한 반도체 소자의 제조방법에 대한 것이다.
첨부 도면을 참조하여 종래 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a는 종래 반도체 소자의 셀영역의 평면도를 나타낸 도면이고, 도 1b는 종래 반도체 소자의 구조단면도이며, 도 2a 내지 2g는 종래 반도체 소자의 제조방법을 나타낸 공정단면도이다.
종래 반도체 소자는 도 1a와 도 1b에 도시한 바와 같이 P웰(2)과 N웰(3)이 형성된 반도체 기판(1)의 셀영역과 페리회로영역에 게이트산화막(5)과 게이트전극(6)이 형성되어 있고, 각 게이트산화막(5)과 게이트전극(6)의 양측면에 측벽스페이서(8)가 형성되어 있다.
그리고 셀영역의 게이트산화막(5)과 게이트전극(6)의 양측 P웰(2)의 표면내에 LDD영역(7)이 형성되어 있고, 상기 게이트산화막(5)과 게이트전극(6) 양측의 LDD영역(7) 및 그와 인접한 제 1층간절연막(10)상에 제 1, 제 2콘택패드(11, 12)가 형성되어 있다.
이때, 제 1 제 2콘택패드(11, 12)는 직접 반도체 기판(1) 콘택홀을 형성한 후에 형성된 것이다.
그리고 상기 제 1콘택패드(11) 및 그와 인접한 제 2층간절연막(13)상에 비트라인 배선(14)이 형성되어 있고, 제 2콘택패드(12) 상부와 접하도록 그와 인접한 제 3층간절연막(15)상에 캐패시터의 하부노드(16)가 형성되어 있다. 그리고 상기 하부노드(16)상를 감싸도록 유전체막(17)이 형성되어 있고, 유전체막(17)을 감싸도록 상부노드(18)가 형성되어 있다.
그리고 상기 셀영역의 LDD영역(7)과 페리회로영역의 소오스/드레인 영역(9)과 콘택되도록 배선층(20)이 형성되어 있다.
상기와 같이 구성된 종래 반도체 소자의 제조방법은 셀영역과 페리회로영역에 대한 것으로 도면의 왼쪽이 셀영역이고 오른쪽이 페리회로 영역을 나타낸 것이다.
도 2a에 도시한 바와 같이 P웰(2)과 N웰(3)이 형성된 반도체 기판(1)을 액티브영역과 필드영역으로 정의한 뒤에 필드영역에 트랜치를 형성한 뒤에 트랜치내에 격리산화막(4)을 형성한다.
그리고 전면에 제 1산화막을 증착하고, 제 1산화막상에 제 1폴리실리콘층을 증착한 후 게이트형성 마스크로 선택적으로 제 1폴리실리콘층과 제 1산화막을 이방성 식각하여 셀영역과 페리회로 영역에 게이트산화막(5)과 게이트전극(6)을 형성한다.
이후에 셀영역과 페리회로 영역의 P웰(2)상에 형성된 게이트전극(6) 양측의 P웰(2)의 표면내에는 저농도 n형 불순물 이온을 주입하여 LDD영역(7)을 형성한다.
도 2b에 도시한 바와 같이 반도체 기판(1) 전면에 제 2산화막을 증착한 후에 에치백하여 셀영역과 페리영역에 형성된 게이트전극(6)과 게이트산화막(5)의 양측면에 측벽스페이서(8)를 형성한다.
이후에 페리회로영역 중 P웰(2)에는 게이트전극(6)과 측벽스페이서(8)를 마스크로 이용하여 N형의 고농도 불순물이온을 주입하고, N웰(3)에는 게이트전극(6)과 측벽스페이서(8)를 마스크로 이용하여 P형의 고농도 불순물이온을 주입하여 소오스/드레인 영역(9)을 형성한다.
이때, 페리회로영역의 P웰(2)에는 LDD구조의 소오스/드레인 영역(9)이 형성된다.
도 2c에 도시한 바와 같이 반도체 기판(1) 전면에 제 1층간절연막(10)을 증착한 후에 셀영역의 게이트전극(6) 양측의 LDD영역(7)이 드러나도록 콘택홀을 형성한다. 이후에 제 2폴리실리콘층을 증착한 후, 제 2폴리실리콘층을 이방성 식각하여 콘택홀 및 그와 인접한 제 1층간절연막(10)상에 제 1, 제 2콘택패드(11, 12)를 형성한다. 이때 LDD영역(7)이 드러나도록 콘택홀을 형성할 때 반도체 기판(1)과 식각데미지가 발생할 수 있다.
도 2d에 도시한 바와 같이 제 2층간절연막(13)을 증착한 후에 셀영역의 제 1콘택패드(11) 상측이 드러나도록 비트라인 콘택홀을 형성한다. 이후에 제 3폴리실리콘층이나 금속층을 증착하고 이방성 식각하여 비트라인 콘택홀 및 그와 인접한 제 2층간절연막(13)상에 비트라인배선(14)을 형성한다.
도 2e에 도시한 바와 같이 반도체 기판(1)의 전면에 제 3층간절연막(15)을 증착한 후에 셀영역의 제 2콘택패드(12)상측이 드러나도록 노드콘택홀을 형성한다. 이후에 제 4폴리실리콘층을 증착한 후에 이방성 식각하여 노드콘택홀 및 그와 인접한 제 3층간절연막(15)상에 하부노드(16)를 형성한다. 이때 하부노드(16)는 가장자리가 돌출되도록 형성한다.
도 2f에 도시한 바와 같이 하부노드(16)를 감싸도록 유전체막(17)을 형성한 후에 유전체막(17)을 감싸도록 셀영역의 제 3층간절연막(15)상에 상부노드(18)를 형성한다.
도 2g에 도시한 바와 같이 반도체 기판(1) 전면에 제 4층간절연막(19)을 증착한 후에 셀영역의 LDD영역(7)나 페리회로영역의 게이트전극(6)과 소오스/드레인영역(9)의 상측이 드러나도록 콘택홀을 형성한다. 이후에 콘택홀을 채우도록 폴리실리콘층이나 금속층을 증착한 후 이방성 식각하여 배선층(20)을 형성한다.
상기와 같은 종래 반도체 소자의 제조방법은 다음과 같은 문제가 있다.
첫째, 셀영역에 비트라인 배선과 하부노드를 형성하기 위한 제 1, 제 2콘택패드를 반도체 기판이 드러나도록 직접 콘택홀을 형성하는 과정을 통하여 형성하므로 필드영역과 접하는 필드부팅(field butting)문제가 발생할 수 있다.
둘째, 직접 반도체 기판이 드러나도록 콘택홀을 형성하므로 반도체 기판과 식각데미지가 발생하여 셀영역에 형성되는 캐패시터에 누설전류가 발생하여 캐패시터의 셀데이타 저장의 신뢰성이 떨어진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 셀영역에서 콘택패드를 형성할 때 식각데미지가 발생하는 것을 막아서 셀의 신뢰도를 높이고 또한 공정변수를 줄이기에 적당한 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a는 종래 반도체 소자의 셀영역의 평면도를 나타낸 도면
도 1b는 종래 반도체 소자의 구조단면도
도 2a 내지 2g는 종래 반도체 소자의 제조방법을 나타낸 공정단면도
도 3a는 본 발명 반도체 소자의 셀영역의 평면도를 나타낸 도면
도 3b는 본 발명 반도체 소자의 구조단면도
도 4a 내지 4h는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도
<도면의 주요부분에 대한 부호의 설명>
21 : 반도체 기판 22 : P웰
23 : N웰 24 : 격리산화막
25 : 게이트산화막 26 : 게이트전극
27 : LDD영역 28 : 감광막
29 : 제 2산화막 29a : 측벽스페이서
30 : 제 1콘택패드 31 : 제 2콘택패드
32 : 소오스/드레인 영역 33 : 제 1층간절연막
34 : 비트라인배선 35 : 제 2층간절연막
36 : 하부노드 37 : 유전체막
38 : 상부노드 39 : 제 3층간절연막
40 : 배선층
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 제조방법은 셀영역과 페리회로영역이 정의된 기판에 있어서, 셀영역과 페리회로영역에 각각 게이트 절연막과 게이트전극을 형성하는 단계, 상기 셀영역의 상기 게이트전극양측 기판에 제 1불순물영역을 형성하는 단계, 상기 셀영역의 상기 게이트절연막과 상기 게이트전극 양측에 측벽스페이서를 형성하는 단계, 상기 셀영역의 상기 게이트전극 양측의 제 1불순물영역에 셀프얼라인 콘택형성법으로 제 1, 제 2콘택패드를 형성하는 단계, 상기 페리회로 영역의 상기 게이트절연막과 상기 게이트전극 양측에 측벽스페이서를 형성하는 단계, 상기 페리회로 영역의 상기 게이트절연막과 상기 게이트전극 양측에 제 2불순물영역을 형성하는 단계, 상기 셀영역의 상기 제 1콘택패드상에 제 1콘택홀 갖는 제 1층간절연막을 형성하는 단계, 상기 제 1콘택홀 및 그와 인접하는 상기 제 1층간절연막 상에 제 1배선층을 형성하는 단계, 상기 셀영역의 상기 제 2콘택패드상에 제 2콘택홀 갖는 제 2층간절연막을 형성하는 단계, 상기 제 2콘택홀 및 그와 인접하는 상기 제 2층간절연막 상에 제 2배선층을 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 3a는 본 발명 반도체 소자의 셀영역의 평면도를 나타낸 도면이고, 도 3b는 본 발명 반도체 소자의 구조단면도이며, 도 4a 내지 4h는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도이다.
본 발명 반도체 소자는 도 3a와 도 3b에 도시한 바와 같이 P웰(22)과 N웰(23)이 형성된 반도체 기판(21)의 셀영역과 페리회로 영역에 게이트산화막(25)과 게이트전극(26)이 형성되어 있고, 각 게이트산화막(25)과 게이트전극(26)의 양측면에 측벽스페이서(29a)가 형성되어 있다.
그리고 셀영역의 게이트산화막(25)과 게이트전극(26)의 양측 P웰(22)의 표면내에 LDD영역(27)이 형성되어 있고 상기 게이트산화막(25)과 게이트전극(26) 양측의 LDD영역(27)과 접하도록 제 1, 제 2콘택패드(30, 31)가 형성되어 있다.
이때 제 1, 제 2콘택패드(30, 31)는 각각 셀프얼라인드 콘택방법에 의하여 형성되어 있다.
그리고 상기 제 1콘택패드(30) 및 그와 인접한 제 1층간절연막(33)상에 비트라인 배선(34)이 형성되어 있고, 제 2콘택패드(30) 상부와 접하도록 그와 인접한 제 2층간절연막(35)상에 캐패시터의 하부노드(36)가 형성되어 있다. 그리고 상기 하부노드(36)상을 감싸도록 유전체막(37)이 형성되어 있고, 유전체막(37)을 감싸도록 상부노드(37)가 형성되어 있다.
그리고 상기 셀영역의 LDD영역(27)과 페리회로 영역의 소오스/드레인 영역(32)과 콘택되도록 배선층(40)이 형성되어 있다.
상기와 같은 구성을 갖는 본 발명 반도체 소자의 제조방법은 도 4a에 도시한 바와 같이 P웰(22)과 N웰(23)이 형성된 반도체 기판(21)을 액티브영역과 필드영역으로 정의한 뒤에 필드영역에 트랜치를 형성한 뒤에 트랜치내에 격리산화막(24)을 형성한다.
그리고 전면에 제 1산화막을 증착하고, 제 1산화막상에 제 1폴리실리콘층을 증착한 후 게이트형성 마스크로 선택적으로 제 1폴리실리콘층과 제 1산화막을 이방성 식각하여 셀영역과 페리회로영역에 게이트산화막(25)과 게이트전극(26)을 형성한다. 이후에 셀영역과 페리회로 영역의 P웰(22)상에 형성된 게이트전극(26) 양측의 P웰(22)의 표면내에는 저농도 n형 불순물이온을 주입하여 LDD영역(27)을 형성한다.
도 4b에 도시한 바와 같이 전면에 제 2산화막(29)을 증착한 후에 전면에 감광막(28)을 도포한 후에 셀영역만 드러나도록 선택적으로 패터닝한 후에 페터닝된 감광막을 마스크로 셀영역을 이방성 식각하여 게이트산화막(25)과 게이트전극(26)의 양측에 측벽스페이서(29a)를 형성한다.
도 4c에 도시한 바와 같이 전면에 제 2폴리실리콘층을 형성한 후 제 2폴리실리콘층을 셀프얼라인드 콘택방법으로 제거하여 셀영역의 게이트전극(26) 양측의 드러난 LDD영역(27)과 콘택되도록 제 1, 제 2콘택패드(30, 31)를 형성한다.
도 4d에 도시한 바와 같이 상기 감광막(28)을 제거하고 에치백하여 페리회로 영역의 게이트산화막(25)과 게이트전극(26)에 측벽스페이서(29a)를 형성한다. 이후에 페리회로 영역의 게이트전극(26)과 측벽스페이서(29a)를 마스크로 P웰(22)의 표면내에는 n형의 고농도 불순물을 주입하고, N웰(23)의 표면내에는 p형의 고농도 불순물을 주입하여 소오스/드레인 영역(32)을 형성한다.
이때 페리회로 영역의 P웰(22)에는 LDD구조의 소오스/드레인 영역(32)이 형성된다.
도 4e에 도시한 바와 같이 상기 전면에 제 1층간절연막(33)을 증착한 후에 셀영역의 제 1콘택패드(30) 상측이 드러나도록 비트라인 콘택홀을 형성하고 전면에 제 3폴리실리콘층이나 금속층을 증착한 후 비트라인 콘택홀 및 그와 인접한 제 1층간절연막(33)상에 비트라인배선(34)을 형성한다.
도 4f에 도시한 바와 같이 상기 전면에 제 2층간절연막(35)을 증착한 후에 제 2콘택패드(31)가 드러나도록 제 2층간절연막(35)을 이방성 식각하여 노드콘택홀을 형성한다. 그리고 제 3폴리실리콘층을 증착한 후에 노드콘택홀 및 그와 인접한 제 2층간절연막(35)상에 하부노드(36)를 형성한다. 이때 하부노드(36)는 가장자리가 돌출되도록 형성한다.
도 4g에 도시한 바와 같이 상기 하부노드(36)를 감싸도록 유전체막(37)을 형성한 후에 유전체막(37)을 감싸도록 셀영역의 제 2층간절연막(35)상에 제 4폴리실리콘층이나 금속층을 형성한 후 이방성 식각하여 상부노드(38)를 형성한다.
도 4h에 도시한 바와 같이 반도체 기판(21) 전면에 제 3층간절연막(39)을 증착한 후에 셀영역의 LDD영역(27)이나 페리회로 영역의 게이트전극(26)과 소오스/드레인 영역(32)의 상측이 드러나도록 콘택홀을 형성한다.
이후에 콘택홀을 채우도록 제 5폴리실리콘층이나 금속층을 증착한 후 이방성 식각하여 배선층(40)을 형성한다.
상기와 같은 본 발명 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 비트라인배선과 하부노드를 반도체 기판과 연결시키기 위한 제 1, 제 2콘택패드를 셀프얼라인드 콘택으로 형성하므로써 직접 반도체 기판이 드러나도록 콘택홀을 형성하지 않아도 되기 때문에 반도체 기판과 데미지가 발생하는 것을 방지할 수 있다.
이에 따라서 셀영역에서의 누설전류 특성을 개선할 수 있다. 즉, 셀영역에 형성되는 캐패시터의 저장능력이 향상된다.
둘째, 비트라인배선과 하부노드를 반도체 기판과 연결시키기 위한 제 1, 제 2콘택패드를 셀프얼라인드 콘택으로 형성하므로 격리절연막과 접하는 필드 부팅(field butting) 문제를 해결할 수 있다.
Claims (1)
- 셀영역과 페리회로영역이 정의된 기판에 있어서,셀영역과 페리회로영역에 각각 게이트절연막과 게이트전극을 형성하는 단계,상기 셀영역의 상기 게이트전극양측 기판에 제 1불순물영역을 형성하는 단계,상기 셀영역의 상기 게이트절연막과 상기 게이트전극양측에 측벽스페이서를 형성하는 단계,상기 셀영역의 상기 게이트전극 양측의 제 1불순물영역에 셀프얼라인 콘택형성법으로 제 1, 제 2콘택패드를 형성하는 단계,상기 페리회로 영역의 상기 게이트절연막과 상기 게이트전극 양측에 측벽스페이서를 형성하는 단계,상기 페리회로 영역의 상기 게이트절연막과 상기 게이트전극 양측에 제 2불순물영역을 형성하는 단계,상기 셀영역의 상기 제 1콘택패드상에 제 1콘택홀 갖는 제 1층간절연막을 형성하는 단계,상기 제 1콘택홀 및 그와 인접하는 상기 제 1층간절연막상에 제 1배선층을 형성하는 단계,상기 셀영역의 상기 제 2콘택패드상에 제 2콘택홀 갖는 제 2층간절연막을 형성하는 단계,상기 제 2콘택홀 및 그와 인접하는 상기 제 2층간절연막 상에 제 2배선층을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077107A KR100252863B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077107A KR100252863B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990057066A true KR19990057066A (ko) | 1999-07-15 |
| KR100252863B1 KR100252863B1 (ko) | 2000-05-01 |
Family
ID=19529478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077107A KR100252863B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100252863B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587075B1 (ko) * | 2004-04-28 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 장치의 패턴 형성 방법 |
-
1997
- 1997-12-29 KR KR1019970077107A patent/KR100252863B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587075B1 (ko) * | 2004-04-28 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 장치의 패턴 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100252863B1 (ko) | 2000-05-01 |
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