KR19980048961A - 반도체 장치의 금속 콘택방법 - Google Patents

반도체 장치의 금속 콘택방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래에는 반도체 장치의 고집적화에 따른 스퍼터링 방식의 알루미늄막의 한계로 인하여 접촉 부위의 접합 스파이크, 보이드 등이 발생하여 반도체 장치의 실뢰도 및 수율을 저하시키는 문제점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 콘택홀 식각후 불순물이 도핑된 폴리 실리콘막 또는 선택적 에티택셜층을 장벽 금속막 및 주 금속막 증착전에 형성함으로써 접합 스파이크를 방지하고, 단차 피복성을 개선하여 보이드를 줄이는 반도체 장치의 금속 콘택 방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치의 금속 콘택 형성에 이용됨

Description

반도체 장치의 금속 콘택방법
본 발명은 반도체 장치의 금속 콘택방법에 관한 것이다.
일반적으로, 반도체 장치의 금속 콘택은 알루미늄을 사용하여 스퍼터링(sputtering)하는 방법을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따라 금속 콘택홀의 크기가 점점 감소하게 되고, 이에따라, 알루미늄 콘택의 단차 피복성을 확보하기가 힘들게 되었다.
더구나, 큰 전력이 요구되는 전력 소자 또는 EPROM(Elasabl Programmable Read Only Memory), EEPROM(Electrically Elasabl Programmable Read Only Memory), 플래시 메모리 등에서 접합 스파이크(junction spike) 발생으로 인하여 소자 특성에 악영향을 미치는 문제점이 있다.
이하, 첨부된 도면 도 1A 내지 도 1C를 참조하여 종래의 금속 콘택 방법과 그 문제점을 상술한다.
먼저, 도 1A에 도시된 바와 같이 소정의 하부층이 형성된 실리콘 기판(10) 상에 층간 절연막인 BPSG(BoroPhosphoric Silicate Glass)막(11)을 증착하고, 실리콘 기판(10) 상의 하부층에 접촉되는 콘택홀을 형성한다.
다음으로, 도 1B에 도시된 바와 같이 전체구조 상부에 장벽 금속인 Ti/TiN막(12)을 증착하고, 열처리를 실시한 다음, 전체구조 상부에 알루미늄막(13)을 스퍼터링 방식으로 증착한다. 이때, 미세한 선폭의 콘택홀과 알루미늄막의 단차 피복성의 한계로 인한 보이드(void)(14)가 유발 된다. 이러한 보이드는 단선 등의 문제를 유발하게 되어 반도체 장치의 신뢰도를 떨어뜨리는 결과를 초래한다.
이어서, 도 1C에 도시된 바와 같이 금속 배선을 위한 마스크를 사용하여 상기한 알루미늄막(13) 및 Ti/TiN막(12)을 선택적 식각하여 금속 배선을 형성하고, 열처리를 실시한다. 이때, 전 단계에서 발생한 보이드(14)와 함께 열처리에 의한 접합 스파이크(15)가 발생하여 누설 전류가 증가하고, 문턱 전압이 증가하는 등 반도체 장치의 특성을 저하시키게 된다.
본 발명은 콘택홀 식각후 불순물이 도핑된 폴리 실리콘막 또는 선택적 에티택셜층을 장벽 금속막 및 주 금속막 증착전에 형성함으로써 접합 스파이크를 방지하고, 단차 피복성을 개선하여 보이드를 줄이는 반도체 장치의 금속 콘택 방법을 제공하는데 그 목적이 있다.
도 1A 내지 도 1C는 종래기술에 따른 반도체 장치의 금속 콘택 공정도,
도 2A 내지 도 2C는 본 발명의 일실시예에 따른 반도체 장치의 금속 콘택 공정도.
도 3A 내지 도 3D는 본 발명의 다른 실시예에 따른 반도체 장치의 금속 콘택 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10,20,30 : 실리콘 기판11,21,31 : BPSG막
12,23,33 : Ti/TiN막13,24,34 : 알루미늄막
14 : 보이드15 : 접합 스파이크
22 : 폴리 실리콘막32 : 에피택셜층
상기와 같은 목적을 달성하기 위하여 반도체 기판 상에 기형성된 소정의 층간 절연막을 선택적 식각하여 콘택홀을 형성하는 단계; 전체구조 상부에 불순물이 도핑된 폴리 실리콘막을 형성하는 단계, 및 상기 폴리 실리콘막 상부에 장벽 금속막 및 주 금속막을 차례로 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명은 반도체 기판 상에 기형성된 소정의 층간 절연막을 선택적 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 선택적 에피택셜층을 형성하는 단계; 상기 선택적 에피택셜층 상에 불순물을 이온주입하는 단계, 및 상기 선택적 에피택셜층 상부에 장벽 금속막 및 주 금속막을 차례로 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2A 내지 도 2C를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도 2A에 도시된 바와 같이 소정의 하부층이 형성된 실리콘 기판(20) 상부에 BPSG막(21)을 증착하고, 하부층에 접촉되는 콘택홀을 형성한다.
다음으로, 도 2B에 도시된 바와 같이 전체구조 상부에 폴리 실리콘막(22)을 약 1000Å 내지 약 5000Å 두께로 증착하고, 고농도의 불순물을 도핑시킨 다음, 전체구조 상부에 장벽 금속인 Ti/TiN막(23)을 증착하고, 열처리를 실시한다. 게속하여, 전체구조 상부에 주 전도막인 알루미늄막(24)을 스퍼터링 방식으로 증착한다.
이때, 폴리 실리콘막(22)은 접합 스파이크를 방지하기 위한 완충층으로써, 단차 피복성이 우수하기 때문에 보이드를 감소시킬 수 있다. 또한, 이온주입 되는 불순물은 상황에 따라 n+, p+형 모두가 가능하다.
이어서, 도 2C에 도시된 바와 같이 금속 배선 형성을 위한 마스크 사용하여 상기한 알루미늄막(24), Ti/TiN막(23) 및 폴리 실리콘막(22)을 선택적 식각한다.
이하, 첨부된 도면 도 3A 내지 도 3D를 참조하여 본 발명의 다른 실시예를 상술한다.
먼저, 도 3A에 도시된 바와 같이 소정의 하부층이 형성된 실리콘 기판(30) 상부에 BPSG막(21)을 증착하고, 하부층에 접촉되는 콘택홀을 형성한다.
다음으로, 도 3B에 도시된 바와 같이 콘택홀 내부에 선택적 에피택셜층(32)을 성장시키고, 고농도의 불순물을 이온주입 한다. 이때, 이온주입 되는 불순물은 상황에 따라 n+, p+형 모두가 가능하다.
이어서, 도 3C에 도시된 바와 같이 에피택셜층(32) 상에 금속 이온주입을 실시한다. 이때, 이온주입 되는 금속 이온은 Al,W,Ti,Cu 등의 단일 이온 또는 혼합 이온 모두가 가능하다.
끝으로, 도 3D에 도시된 바와 같이 전체구조 상부에 장벽 금속인 Ti/TiN막(33)을 증착하고, 열처리를 실시한다. 게속하여, 전체구조 상부에 주 전도막인 알루미늄막(34)을 스퍼터링 방식으로 증착하고, 열처리한다.
이때, 에피택셜층(32)은 접촉 저항을 낮추고, 접촉 부위의 접합 스파이크를 방지하기 위한 완충층으로써, 단차 피복성이 우수하기 때문에 보이드를 감소시킬 수 있다.
이후, 금속 배선 형성을 위한 마스크 사용하여 상기한 알루미늄막(34), Ti/TiN막(33)을 선택적 식각한다.
상기와 같은 본 발명의 일실시예 및 다른 실시예에 도시된 바와 같이 본 발명은 콘택홀 형성후 단차 피복성 및 금속막과의 접합 특성이 우수한 폴리 실리콘막 또는 선택적 에피택셜층을 형성하고, 이를 전도막화하여 반도체 장치의 특성 향상에 기여할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 본 발명은 콘택홀 식각후 불순물이 도핑된 폴리 실리콘막 또는 선택적 에티택셜층을 장벽 금속막 및 주 금속막 증착전에 형성함으로써 접합 스파이크를 방지하고, 단차 피복성을 개선하여 보이드를 줄이는 효과가 있으며, 또한 이로 인하여 반도체 장치의 신뢰도를 향상시키고, 제조 공정상의 수율을 향상시키는 효과가 있다.

Claims (6)

  1. 반도체 기판 상에 기형성된 소정의 층간 절연막을 선택적 식각하여 콘택홀을 형성하는 단계;
    전체구조 상부에 불순물이 도핑된 폴리 실리콘막을 형성하는 단계, 및
    상기 폴리 실리콘막 상부에 장벽 금속막 및 주 금속막을 차례로 형성하는 단계를 포함하여 이루어진 반도체 장치의 금속 콘택방법.
  2. 제 1 항에 있어서,
    상기 폴리 실리콘막은
    약 1000Å 내지 약 5000Å 두께인 것을 특징으로하는 반도체 장치의 금속 콘택방법.
  3. 반도체 기판 상에 기형성된 소정의 층간 절연막을 선택적 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 선택적 에피택셜층을 형성하는 단계;
    상기 선택적 에피택셜층 상에 불순물을 이온주입하는 단계, 및
    상기 선택적 에피택셜층 상부에 장벽 금속막 및 주 금속막을 차례로 형성하는 단계를 포함하여 이루어진 반도체 장치의 금속 콘택방법.
  4. 제 3 항에 있어서,
    상기 이온주입하는 단계는
    상기 선택적 에피택셜층 상에 p 또는 n형 불순물 이온주입 단계와,
    상기 선택적 에피택셜층 상에 금속 이온주입 단계를 포함하여 이루어진 반도체 장치의 금속 콘택방법.
  5. 제 4 항에 있어서,
    상기 금속은 Al, W, Ti, Cu 중 어느 하나인 것을 특징으로 하는 반도체 장치의 금속 콘택방법.
  6. 제 4 항에 있어서,
    상기 금속은 Al, W, Ti, Cu를 적어도 두 가지 혼합한 것을 특징으로 하는 반도체 장치의 금속 콘택방법.
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