KR20000027538A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR20000027538A
KR20000027538A KR1019980045490A KR19980045490A KR20000027538A KR 20000027538 A KR20000027538 A KR 20000027538A KR 1019980045490 A KR1019980045490 A KR 1019980045490A KR 19980045490 A KR19980045490 A KR 19980045490A KR 20000027538 A KR20000027538 A KR 20000027538A
Authority
KR
South Korea
Prior art keywords
forming
contact hole
gas
polysilicon film
film
Prior art date
Application number
KR1019980045490A
Other languages
English (en)
Inventor
양기홍
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980045490A priority Critical patent/KR20000027538A/ko
Publication of KR20000027538A publication Critical patent/KR20000027538A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
반도체 소자의 고집적화에 따라 높은 애스펙트비로 형성되는 콘택 홀에 의해 이후 금속층 형성시 키홀 현상 및 접촉 저항이 증가되어 소자의 신뢰성을 저하시키는 문제점을 해결한다.
3. 발명의 해결 방법의 요지
고집적 반도체 소자의 콘택 홀의 애스펙트비(aspect ratio)를 완화시키기 위해 콘택 홀에 붕소(B)나 인(P)이 고농도로 도프된 폴리실리콘막을 매립하여 폴리 플러그를 형성한 후 금속층을 형성한다.

Description

반도체 소자의 금속 배선 형성 방법
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 고집적 반도체 소자의 콘택 홀의 애스펙트비(aspect ratio)를 완화시키기 위해 콘택 홀에 붕소(B)나 인(P)이 고농도로 도프된 폴리실리콘막을 매립하여 폴리 플러그를 형성한 후 금속층을 형성하므로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 콘택 홀은 높은 애스펙트비(high aspect ratio)를 가지게 되므로 오믹 콘택(ohmic contact)의 면적이 감소하게 되어 메탈 콘택 부분의 접촉 저항이 증가하게 된다. 높은 애스펙트비를 갖는 콘택 홀을 매립하는 금속층으로 텅스텐을 증착할 경우 콘택 홀의 높은 애스펙트비에 따른 취약한 매립 특성으로 인해 심한 키홀(key hole) 현상이 발생되고, 이로 인해 소자의 신뢰성이 저하된다. 또한, 텅스텐을 식각할 때 텅스텐을 증착하기 위해 사용된 WF6가스중 불소 이온이 키홀을 경유하여 반도체 기판으로 유입되므로 콘택 저항이 증가된다. 그리고, 비트 라인 콘택을 형성할 때 콘택 보이드의 발생으로 인한 콘택 저항 증가와 취약한 프로파일을 형성하고 있어 많은 전기적인 문제를 가지게 된다. 소자의 고집적화로 인한 게이트 전극 및 비트 라인간의 스페이스 마진 감소로 인하여 누설 전류가 증가하게 되고, 이로 인해 소자의 ICC2, 3의 불량 현상의 증가와 수율의 감소를 가져오고 있다.
따라서, 본 발명은 콘택 홀의 애스펙트비(aspect ratio)를 완화시키기 위해 콘택 홀에 붕소(B)나 인(P)이 고농도로 도프된 폴리실리콘막을 매립하여 폴리 플러그를 형성한 후 금속층을 형성하므로써 상술한 문제점을 해결할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 공정을 통하여 N형 접합부, P형 접합부 및 게이트 등이 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 선택된 영역을 식각하여 상기 N형 접합부를 노출시키는 제 1 콘택 홀을 형성하는 단계와, 상기 제 1 콘택 홀이 매립되도록 전체 구조 상부에 제 1 폴리실리콘막을 형성하는 단계와, 상기 제 1 폴리실리콘막 및 층간 절연막의 선택된 영역을 식각하여 상기 P형 접합부를 노출시키는 제 2 콘택 홀을 형성하는 단계와, 상기 제 2 콘택 홀을 포함한 전체 구조 상부에 제 2 폴리실리콘막을 형성하는 단계와, 상기 제 2 및 제 1 폴리실리콘막을 전면 식각하여 상기 제 1 및 제 2 콘택 홀내에 폴리 플러그를 형성하는 단계와, 전체 구조 상부에 금속층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 층간 절연막
13 : 제 1 티타늄막 14 : 제 1 폴리실리콘막
15 : 제 2 티타늄막 16 : 제 2 폴리실리콘막
17 : 제 3 폴리실리콘막 18 : 텅스텐 실리사이드막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도로서, 셀 영역은 NMOS 트랜지스터를 형성하고, 주변 회로 영역은 PMOS 및 NMOS 트랜지스터를 형성할 경우의 예를 설명한다.
도 1(a)를 참조하면, 셀 영역 및 주변 회로 영역의 반도체 기판(11)상에 소정의 공정을 통하여 접합부(도시안됨)가 형성된다. 셀 영역의 반도체 기판(11) 상부의 선택된 영역에 게이트(도시안됨) 및 캐패시터(도시안됨) 등이 형성되고, 주변 회로 영역의 반도체 기판(11) 상부에 게이트(도시안됨)이 형성된다. 전체 구조 상부에 층간 절연막(12)이 형성되어 셀 영역과 주변 회로 영역간에 단차가 발생된다. 여기서, 셀 영역에는 NMOS 트랜지스터가 형성되기 때문에 N형 불순물이 이온 주입되어 접합부가 형성된다. 또한, 주변 회로 영역은 PMOS 및 NMOS 트랜지스터가 형성되기 때문에 P형 불순물 및 N형 불순물이 이온 주입되어 각각의 접합부가 형성된다. 셀 영역의 접합부를 노출시키는 공정과 동시에 주변 회로 영역의 NMOS 트랜지스터가 형성될 영역의 접합부를 노출시키는 공정을 실시하여 콘택 홀을 형성한다. 티타늄 실리사이드막을 형성하여 콘택 저항을 낮추기 위해 전체 구조 상부에 제 1 티타늄막(13)을 형성는데, 이 공정은 생략할 수 있다. 전체 구조 상부에 인이 고농도로 도핑된 제 1 폴리실리콘막(14)을 콘택 홀이 매립되도록 형성한다. 인이 고농도로 도핑된 제 1 폴리실리콘막(15)은 2000∼5000Å의 두께로 형성하며, 500∼800℃의 온도에서 DCS(SiH2Cl2)와 PH3가스의 혼합 가스 또는 SiH4가스와 PH3가스의 혼합 가스를 소오스 가스로 이용하여 형성한다. 또한, 제 1 티타늄막(13)은 50∼500Å의 두께로 형성한다.
도 1(b)를 참조하면, 주변 회로 영역의 PMOS 트랜지스터 형성 영역의 접합부를 노출시키기 위하여 제 1 폴리실리콘막(14), 제 1 티타늄막(13) 및 층간 절연막(12)의 선택된 영역을 식각하여 콘택 홀을 형성한다. 티타늄 실리사이드막을 형성하여 콘택 저항을 낮추기 위한 제 2 티타늄막(15)을 전체 구조 상부에 형성하는데, 이 공정은 생략할 수 있다. 전체 구조 상부에 콘택 홀이 매립될 수 있도록 붕소가 고농도로 도핑된 제 2 폴리실리콘막(16)을 형성한다. 붕소가 고농도로 도핑된 제 2 폴리실리콘막(16)은 2000∼5000Å의 두께로 형성하며, 500∼800℃의 온도에서 DCS(SiH2Cl2)와 B2H6가스의 혼합 가스 또는 SiH4가스와 B2H6가스의 혼합 가스를 소오스 가스로 이용하여 형성한다. 또한, 제 2 티타늄막(15)은 50∼500Å의 두께로 형성한다.
도 1(c)를 참조하면, 제 2 폴리실리콘막(16), 제 2 티타늄막(15), 제 1 폴리실리콘막(14) 및 제 1 티타늄막(13)을 전면 식각하여 폴리 플러그를 형성한다. 전체 구조 상부에 제 3 폴리실리콘막(17) 및 텅스텐 실리사이드(18)를 증착하여 폴리사이드 구조의 금속층을 형성한다. 여기서, 제 3 폴리실리콘막(17)은 200∼15000Å의 두께로 형성하고, 텅스텐 실리사이드막(18)은 500∼2500Å의 두께로 형성한다.
본 발명의 다른 실시 예로서, 상술한 바와 반대로 공정을 진행할 수 있다. 즉, 주변 회로 영역의 PMOS 트랜지스터 형성 영역에 먼저 콘택 홀을 형성한 후 보론이 고농도로 도핑된 폴리실리콘막을 형성하여 폴리 플러그를 형성하고, 셀 영역 및 주변 회로 영역의 NMOS 트랜지스터 형성 영역에 콘택 홀을 형성한 후 인이 고농도로 도핑된 폴리실리콘막을 형성하여 폴리 플러그를 형성할 수 있다.
또한, 본 발명의 또다른 실시 예로서, 셀 영역과 주변 회로 영역의 NMOS 및 PMOS 트랜지스터 형성 영역에 동시에 콘택 홀을 형성한 후 인이 저농도로 도핑된 폴리실리콘막 또는 붕소가 저농도로 도핑된 폴리실리콘막을 형성하여 폴리 플러그를 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면 높은 애스펙트비를 갖는 콘택 홀에 폴리 플러그를 형성한 후 금속층을 형성하므로써 키홀의 발생을 방지하고, 콘택 저항을 안정화시킬 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 소정의 공정을 통하여 N형 접합부, P형 접합부 및 게이트 등이 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막의 선택된 영역을 식각하여 상기 N형 접합부를 노출시키는 제 1 콘택 홀을 형성하는 단계와,
    상기 제 1 콘택 홀이 매립되도록 전체 구조 상부에 제 1 폴리실리콘막을 형성하는 단계와,
    상기 제 1 폴리실리콘막 및 층간 절연막의 선택된 영역을 식각하여 상기 P형 접합부를 노출시키는 제 2 콘택 홀을 형성하는 단계와,
    상기 제 2 콘택 홀을 포함한 전체 구조 상부에 제 2 폴리실리콘막을 형성하는 단계와,
    상기 제 2 및 제 1 폴리실리콘막을 전면 식각하여 상기 제 1 및 제 2 콘택 홀내에 폴리 플러그를 형성하는 단계와,
    전체 구조 상부에 금속층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 제 1 폴리실리콘막은 인이 고농도로 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항 및 제 2 항에 있어서, 상기 제 1 폴리실리콘막은 500 내지 800℃의 온도에서 SiH2Cl2와 PH3가스의 혼합 가스 또는 SiH4가스와 PH3가스의 혼합 가스를 소오스 가스로 이용하여 2000 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 제 2 폴리실리콘막은 붕소가 고농도로 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항 및 제 4 항에 있어서, 상기 제 2 폴리실리콘막은 500 내지 800℃의 온도에서 SiH2Cl2와 B2H6가스의 혼합 가스 또는 SiH4가스와 B2H6가스의 혼합 가스를 소오스 가스로 이용하여 2000 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서, 상기 제 1 콘택 홀을 형성한 후 전체 구조 상부에 제 1 티타늄막을 형성하고, 상기 제 2 콘택 홀을 형성한 후 전체 구조 상부에 제 2 티타늄막을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 6 항에 있어서, 상기 제 1 및 제 2 티타늄막은 50 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR1019980045490A 1998-10-28 1998-10-28 반도체 소자의 금속 배선 형성 방법 KR20000027538A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980045490A KR20000027538A (ko) 1998-10-28 1998-10-28 반도체 소자의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980045490A KR20000027538A (ko) 1998-10-28 1998-10-28 반도체 소자의 금속 배선 형성 방법

Publications (1)

Publication Number Publication Date
KR20000027538A true KR20000027538A (ko) 2000-05-15

Family

ID=19555872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980045490A KR20000027538A (ko) 1998-10-28 1998-10-28 반도체 소자의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR20000027538A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771534B1 (ko) * 2001-12-15 2007-10-31 주식회사 하이닉스반도체 반도체소자의 제조방법
KR101045473B1 (ko) * 2002-05-09 2011-06-30 프리스케일 세미컨덕터, 인크. 다중 두께 반도체 상호 접속 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771534B1 (ko) * 2001-12-15 2007-10-31 주식회사 하이닉스반도체 반도체소자의 제조방법
KR101045473B1 (ko) * 2002-05-09 2011-06-30 프리스케일 세미컨덕터, 인크. 다중 두께 반도체 상호 접속 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US5677557A (en) Method for forming buried plug contacts on semiconductor integrated circuits
US5483104A (en) Self-aligning contact and interconnect structure
US6686633B1 (en) Semiconductor device, memory cell, and processes for forming them
KR100309642B1 (ko) 반도체장치의 콘택 형성방법
KR100334979B1 (ko) 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성
KR100441585B1 (ko) 반도체 장치
KR19990077754A (ko) 금속 실리사이드막을 갖는 반도체 장치 및 그 제조 방법
US5534451A (en) Method for fabricating a reduced area metal contact to a thin polysilicon layer contact structure having low ohmic resistance
KR20000027538A (ko) 반도체 소자의 금속 배선 형성 방법
KR100265357B1 (ko) 반도체장치의콘택홀형성방법
KR100426492B1 (ko) 반도체소자의전하저장전극형성방법
KR100314802B1 (ko) 반도체소자제조방법
KR100291415B1 (ko) 반도체장치의콘택형성방법
JPH11307474A (ja) 半導体装置およびその製造方法
KR100209707B1 (ko) 반도체 소자의 콘택배선 형성방법
KR100351895B1 (ko) 반도체 소자의 비트라인 형성방법
KR100223913B1 (ko) 반도체 소자의 텅스텐 플러그 형성 방법
KR100272270B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100548588B1 (ko) 반도체소자의 배선 형성방법
KR100443517B1 (ko) 반도체 소자의 비트라인 형성방법
KR20000027924A (ko) 반도체 소자의 금속 배선 형성 방법
KR100207809B1 (ko) 반도체 장치 및 그의 제조방법
KR19980048961A (ko) 반도체 장치의 금속 콘택방법
KR20040050791A (ko) 반도체 소자의 콘택플러그 형성방법
KR20050058846A (ko) 랜딩플러그 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination