KR20040050791A - 반도체 소자의 콘택플러그 형성방법 - Google Patents

반도체 소자의 콘택플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택플러그 형성방법을 개시한다. 개시된 본 발명의 콘택플러그 형성방법은 접합 영역을 구비한 실리콘 기판 상에 수 개의 게이트 전극들을 형성하는 단계; 상기 게이트 전극들을 덮도록 기판 상에 층간절연막을 증착하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 전극들 및 이들 사이의 접합 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 기판 결과물 상에 Ti막을 증착하는 단계; 상기 기판 결과물을 산화시켜 접합 영역 표면과 Ti막의 계면에 TiSix막을 형성하는 단계; 상기 산화시 미반응된 Ti막을 제거하는 단계; 상기 기판 결과물 상에 인이 도핑된 폴리실리콘막을 증착하는 단계; 및 상기 게이트가 노출될때까지 상기 인이 도핑된 폴리실리콘막을 CMP하는 단계를 포함한다. 본 발명에 따르면, 리프레쉬(Refresh) 특성을 향상시키면서도 콘택 저항 증가를 억제할 수 있다.

Description

반도체 소자의 콘택플러그 형성방법{Method for forming contact plug of semiconductor device}
본 발명은 반도체 소자의 콘택플러그 형성방법에 관한 것으로, 보다 상세하게는, 리프레쉬(Refresh) 특성을 향상시키면서도 콘택 저항 증가를 방지할 수 있는 반도체 소자의 콘택플러그 형성방법에 관한 것이다.
고집적 반도체 소자를 구현함에 있어서, 패턴의 임계 치수를 낮추는 것이 무엇보다 우선적으로 이루어져야 하지만, 이에 수반해서, 하부 패턴과 상부 패턴간의 안정적인 콘택도 확보되어야만 한다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
이에 따라, 고집적 반도체 소자, 예를들어, 256M급 이상의 메모리 소자의 제조시에는 하부 패턴과 상부 패턴, 즉, 접합영역과 비트라인 또는 접합영역과 캐패시터간의 안정적인 콘택을 확보하기 위해 자기정렬콘택(Self Aligned Contact) 공정이 적용되고 있다.
여기서, 상기 자기정렬콘택 공정은 하부 패턴과 상부 패턴간의 안정적인 콘택을 확보하기 위한 기술로서, 소정 개의 게이트 전극 및 이들 사이의 기판 부분을 동시에 노출시키도록 콘택홀을 형성한 후, 상기 콘택홀이 매립되도록 폴리실리콘막의 증착 및 CMP(Chemical Mechanical Polishing)하여 수 개의 콘택 플러그들, 즉, 비트라인용 및 캐패시터용 플러그들을 동시에 형성하고, 그런다음, 상기 콘택 플러그들과 각각 콘택되게 상부 패턴, 즉, 비트라인 및 캐패시터 전극을 형성하는 방식으로 진행된다.
이하에서는 상기 자기정렬콘택 공정을 이용한 종래의 콘택 플러그 형성방법을 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
도 1a를 참조하면, 접합 영역(3)을 구비한 반도체 기판(1) 상에 공지의 공정을 통해 수 개의 게이트 전극(5)을 형성한다. 그런다음, 상기 게이트 전극(5)들을덮도록 기판의 전 영역 상에 두껍게 산화막(7)을 증착한다.
도 1b를 참조하면, 상기 산화막(7) 상에 콘택홀 형성 영역을 한정하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로해서 노출된 산화막(7) 부분을 식각 제거하여 게이트 전극들(5) 및 이들 사이의 기판의 접합 영역들(3)을 동시에 노출시키는 콘택홀(9)을 형성한다. 그런다음, 상기 감광막 패턴을 제거한다.
도 1c를 참조하면, 상기 단계까지의 결과물 상에 콘택홀을 완전 매립하도록 플러그용 도전막, 바람직하게, 인(Phosphours)이 도핑된 폴리실리콘막(11)을 두껍게 증착한다.
이후, 도시하지는 않았지만, 게이트 전극이 노출될 때까지 인이 도핑된 폴리실리콘막 및 산화막을 연마하여 게이트 전극들 사이의 기판의 접합 영역 상에 콘택 플러그, 즉, 비트라인용 플러그 및 캐패시터용 플러그를 동시에 형성한다.
그러나, 전술한 바와 같은 종래의 콘택플러그 형성방법에 따르면 폴리실리콘막 내에 도핑된 인이 후속의 열공정에서 접합 영역으로 확산됨으로써 리프레쉬 (Refresh) 특성이 열화되는 문제점이 있다. 이러한 현상은 콘택저항의 감소를 위해 인 농도를 증가시키는 경우, 또한, 반도체 소자의 고집적화에 따라 콘택 크기가 감소하는 경우에 더욱 심하게 나타난다.
반면, 리프레쉬 특성을 향상시키기 위하여 폴리실리콘막 내의 인 농도를 감소시키면, 콘택플러그의 콘택 저항이 증가되어 셀 전류(Cell current)를 감소시키고, 이에 따라, 반도체 소자의 신뢰성을 감소시키는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 콘택저항을 낮추면서도 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 콘택플러그 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 자기정렬콘택 공정을 이용한 종래의 콘택 플러그 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 자기정렬콘택 공정을 이용한 본 발명의 실시예에 따른 콘택 플러그 형성방법을 설명하기 위한 단면도.
-도면의 주요 부분에 대한 부호의 설명-
201 : 반도체 기판 203 : 접합 영역
205 : 게이트 전극 207 : 산화막
209 : 콘택홀 210 : Ti막
211 : TiSix막 212 : 폴리실리콘막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택플러그 형성방법은 접합 영역을 구비한 실리콘 기판 상에 수 개의 게이트 전극들을 형성하는 단계; 상기 게이트 전극들을 덮도록 기판 상에 층간절연막을 증착하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 전극들 및 이들 사이의 접합 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 기판 결과물 상에 Ti막을 증착하는 단계; 상기 기판 결과물을 산화시켜 접합 영역 표면과 Ti막의 계면에 TiSix막을 형성하는 단계; 상기 산화시 미반응된 Ti막을 제거하는 단계; 상기 기판 결과물 상에 인이 도핑된 폴리실리콘막을 증착하는 단계; 및 상기 게이트가 노출될때까지 상기 인이 도핑된 폴리실리콘막을 CMP하는 단계를 포함한다.
여기서, 상기 Ti막은 350∼450Å의 두께로 증착하고, 상기 기판 결과물의 산화는 950℃ 이상의 온도에서 20∼30초 동안 급속 열처리 공정으로 수행한다.
또한, 상기 Ti막을 제거하는 단계는 25℃ 이상의 온도에서 SiH4, H2O2및 H2O의 혼합 비율이 1 : 1 : 4인 혼합 용액을 이용하여 수행한다.
그리고, 상기 인이 도핑된 폴리실리콘막을 증착하는 단계는 LPCVD 장비에서 480∼530℃의 온도, 0.5∼1.0Torr의 압력의 조건에서 SiH4가스와 PH3가스를 이용하여 1800∼2100Å의 두께로 수행한다. 여기서, 상기 폴리실리콘막 내의 인이 도핑된 농도는 5.0∼7.0× 1020원자/cc 이다.
본 발명에 따르면, 콘택플러그 형성 이전에 TiSix막을 형성해줌으로써 콘택플러그 형성 이후의 열공정에서 인의 접합 영역으로의 확산을 방지해줄 수 있고, 이에 따라, 리프레쉬 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 콘택 플러그 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 접합 영역(203)을 구비한 반도체 기판(201) 상에 공지의 공정을 통해 수 개의 게이트 전극(205)을 형성한다. 그런다음, 상기 게이트 전극들 (205)을 덮도록 기판(201)의 전 영역 상에 두껍게 산화막(207)을 증착한다.
다음으로, 상기 산화막(207) 상에 콘택홀 형성 영역을 한정하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로해서 노출된 산화막(207) 부분을 식각하여 게이트 전극들(205) 및 이들 사이의 기판의 접합 영역(203)을 노출시키는 콘택홀(209)을 형성한다. 그 다음, 상기 감광막 패턴을 제거한 상태에서, 상기 기판 결과물에 Ti막(210)을 350∼450Å의 두께로 증착한다.
도 2b를 참조하면, 상기 기판 결과물을 950℃ 이상의 온도에서 20∼30초 동안 급속열처리공정으로 산화시켜 접합 영역(203)의 표면과 Ti막의 계면에 TiSix막 (211)을 형성한다.
그런다음, 미반응된 상기 Ti막을 25℃ 이상의 온도에서 SiH4, H2O2및 H2O의 혼합 비율이 1 : 1 : 4인 용액을 이용하여 식각 제거한다. 여기서, 상기 SiH4, H2O2및 H2O의 혼합 용액은 Ti막만을 식각하고 TiSix막은 식각하지 않는 특성을 가지므로, Ti막은 제거되는 반면, TiSix막(211)은 제거되지 않는다.
도 2c를 참조하면, LPCVD 장비에서 SiH4가스와 PH3가스를 플로우시켜 480∼530℃의 온도 및 0.5∼1.0Torr의 압력에서 인(Phosphours)이 5.0∼7.0×1020원자/cc의 농도로 도핑된 폴리실리콘막(212)을 1800∼2100Å의 두께로 증착하여 콘택홀을 완전히 매립시킨다.
이후, 도시하지는 않았지만, 게이트 전극이 노출될 때까지 인이 도핑된 폴리실리콘막 및 산화막을 연마하여 게이트 전극들 사이의 기판의 접합 영역 상에 콘택 플러그, 즉, 비트라인용 플러그 및 캐패시터용 플러그를 동시에 형성한다.
그리고나서, 열공정을 포함한 공지의 후속 공정을 진행한다. 여기서, 인이 도핑된 폴리실리콘막으로 이루어진 콘택플러그와 접합 영역의 계면에는 TiSix막이 형성되어 있고, 상기 TiSix막은 후속 열공정이 진행되는 동안 폴리실리콘막 내에 도핑된 인이 접합 영역으로 확산되는 것을 방지하도록 기능하므로, 결과적으로 본 발명에 따른 반도체 소자에서는 후속 열공정시의 인의 확산에 기인하는 리프레쉬특성 감소가 야기되지 않는다.
이상에서와 같이, 콘택플러그 형성 이전에 TiSix막을 형성해줌으로써 콘택플러그 형성 이후의 열공정에서 인의 접합 영역으로의 확산을 방지해줄 수 있고, 이에 따라, 리프레쉬 특성 저하를 방지할 수 있다.
또한, 본 발명은 TiSix막의 형성을 통해 콘택플러그 형성시의 인 농도를 증가시킬 수 있으므로 콘택저항 또한 감소시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (6)

  1. 접합 영역을 구비한 실리콘 기판 상에 수 개의 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들을 덮도록 기판 상에 층간절연막을 증착하는 단계;
    상기 층간절연막을 식각하여 수 개의 게이트 전극들 및 이들 사이의 접합 영역을 동시에 노출시키는 콘택홀을 형성하는 단계;
    상기 기판 결과물 상에 Ti막을 증착하는 단계;
    상기 기판 결과물을 산화시켜 접합 영역 표면과 Ti막의 계면에 TiSix막을 형성하는 단계;
    상기 산화시 미반응된 Ti막을 제거하는 단계;
    상기 기판 결과물 상에 인이 도핑된 폴리실리콘막을 증착하는 단계; 및
    상기 게이트가 노출될때까지 상기 인이 도핑된 폴리실리콘막을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  2. 제 1 항에 있어서, 상기 Ti막은 350∼450Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  3. 제 1 항에 있어서, 상기 기판 결과물의 산화는 950℃ 이상의 온도에서 20∼30초 동안 급속 열처리 공정으로 수행하는 것을 특징으로 하는 반도체 소자의콘택플러그 형성방법.
  4. 제 1 항에 있어서, 상기 Ti막을 제거하는 단계는 25℃ 이상의 온도에서 SiH4, H2O2및 H2O의 혼합 비율이 1 : 1 : 4인 혼합 용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  5. 제 1 항에 있어서, 상기 인이 도핑된 폴리실리콘막을 증착하는 단계는 LPCVD 장비에서 480∼530℃의 온도, 0.5∼1.0Torr의 압력의 조건에서 SiH4가스와 PH3가스를 이용하여 1800∼2100Å의 두께로 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 폴리실리콘막 내의 인이 도핑된 농도는 5.0∼7.0×1020원자/cc 인 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
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* Cited by examiner, † Cited by third party
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