JPH06181261A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06181261A JPH06181261A JP33459092A JP33459092A JPH06181261A JP H06181261 A JPH06181261 A JP H06181261A JP 33459092 A JP33459092 A JP 33459092A JP 33459092 A JP33459092 A JP 33459092A JP H06181261 A JPH06181261 A JP H06181261A
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Abstract
(57)【要約】
【目的】微細コンタクトホールのコンタクト抵抗の低減
と、トランジスタの短チャンネル効果の抑制を両立させ
るコンタクト構造及びその製造方法を提供する。 【構成】半導体基板１０１の所定領域に形成された不純
物領域１０３と、該不純物領域の上部に開孔部を有する
層間絶縁膜１０８と、該開孔部に対応した半導体基板に
形成された溝１１０と、該溝の表面に形成された高濃度
の不純物を含む不純物領域１１２と、該溝の表面に形成
された不純物領域の周囲に形成された高抵抗領域１１１
を少なくとも有する。１０２はＮ−ｗｅｌｌ、１０７は
Ｐ+層、１０９はコンタクトホール、１１０はトレンチ
型コンタクト、１１２はＰ+層、１１５はコンタクトプ
ラグ、１１６は金属配線である。 【効果】径が０．２５μｍ以下の微細コンタクトに対し
て、Ｐ＋拡散層、Ｎ＋拡散層共、低抵抗でオーミック性
の優れたコンタクト特性がえられる。
と、トランジスタの短チャンネル効果の抑制を両立させ
るコンタクト構造及びその製造方法を提供する。 【構成】半導体基板１０１の所定領域に形成された不純
物領域１０３と、該不純物領域の上部に開孔部を有する
層間絶縁膜１０８と、該開孔部に対応した半導体基板に
形成された溝１１０と、該溝の表面に形成された高濃度
の不純物を含む不純物領域１１２と、該溝の表面に形成
された不純物領域の周囲に形成された高抵抗領域１１１
を少なくとも有する。１０２はＮ−ｗｅｌｌ、１０７は
Ｐ+層、１０９はコンタクトホール、１１０はトレンチ
型コンタクト、１１２はＰ+層、１１５はコンタクトプ
ラグ、１１６は金属配線である。 【効果】径が０．２５μｍ以下の微細コンタクトに対し
て、Ｐ＋拡散層、Ｎ＋拡散層共、低抵抗でオーミック性
の優れたコンタクト特性がえられる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、微細コンタクトを有する半導体素子に
おいて、優れたコンタクト特性を有する半導体素子を簡
便なプロセスで実現する素子構造及び製造方法に関す
る。
に係わり、特に、微細コンタクトを有する半導体素子に
おいて、優れたコンタクト特性を有する半導体素子を簡
便なプロセスで実現する素子構造及び製造方法に関す
る。
【０００２】
【従来の技術】サブミクロンの微細コンタクトにおいて
は、拡散層（特に、Ｐ+層）とのコンタクト抵抗の増大
が問題となっている。この対策として、コンタクトホー
ル開口後、Ｐ+領域のみ、Ｂ（ボロン）を追加注入し、
ボロンの表面濃度を高めることで、コンタクト抵抗を下
げる方法が用いられている。
は、拡散層（特に、Ｐ+層）とのコンタクト抵抗の増大
が問題となっている。この対策として、コンタクトホー
ル開口後、Ｐ+領域のみ、Ｂ（ボロン）を追加注入し、
ボロンの表面濃度を高めることで、コンタクト抵抗を下
げる方法が用いられている。
【０００３】図５に、従来の半導体装置の製造工程図を
示す。図５において、図５（ａ）は、半導体基板501内
にＮ−ｗｅｌｌ502及びＰ−ｗｅｌｌ503を形成後、Ｐ+
層504及びＮ+層505を形成し、層間絶縁膜506を形成する
工程である。図５（ｂ）は、該層間絶縁膜506にコンタ
クトホール507を開け、Ｐ+領域のみをマスク508により
選択し、ボロンをイオンインプラする工程である。図５
（ｃ）は、マスクを除去後、イオン注入されたボロンを
活性化するためのランプアニール（１０００℃以上）を
行い、Ｔｉ／ＴｉＮ等のバリア層509をスパッタ法で形
成後、Ａｌ−Ｓｉ等で金属配線510を形成する工程であ
る。
示す。図５において、図５（ａ）は、半導体基板501内
にＮ−ｗｅｌｌ502及びＰ−ｗｅｌｌ503を形成後、Ｐ+
層504及びＮ+層505を形成し、層間絶縁膜506を形成する
工程である。図５（ｂ）は、該層間絶縁膜506にコンタ
クトホール507を開け、Ｐ+領域のみをマスク508により
選択し、ボロンをイオンインプラする工程である。図５
（ｃ）は、マスクを除去後、イオン注入されたボロンを
活性化するためのランプアニール（１０００℃以上）を
行い、Ｔｉ／ＴｉＮ等のバリア層509をスパッタ法で形
成後、Ａｌ−Ｓｉ等で金属配線510を形成する工程であ
る。
【０００４】
【発明が解決しようとする課題】しかし、従来の技術を
用いただけでは、０．２５μｍ程度以下の微細コンタク
トに対して、コンタクト抵抗値を低く保つことが困難と
なっている。この原因は、コンタクトの微細化に伴い、
コンタクト底部の接触面積が確保できなくなることに、
本質的な原因がある。実際、層間絶縁膜の膜厚１．０μ
ｍ、コンタクト径０．２５μｍのアスペクト比４のコン
タクトホールを従来の方法で作製すると、Ｐ+層とのコ
ンタクト抵抗が、６００Ω程度以上、Ｎ+層とのコンタ
クト抵抗が、１２０Ω程度以上に上昇してしまい深刻な
問題となっている。
用いただけでは、０．２５μｍ程度以下の微細コンタク
トに対して、コンタクト抵抗値を低く保つことが困難と
なっている。この原因は、コンタクトの微細化に伴い、
コンタクト底部の接触面積が確保できなくなることに、
本質的な原因がある。実際、層間絶縁膜の膜厚１．０μ
ｍ、コンタクト径０．２５μｍのアスペクト比４のコン
タクトホールを従来の方法で作製すると、Ｐ+層とのコ
ンタクト抵抗が、６００Ω程度以上、Ｎ+層とのコンタ
クト抵抗が、１２０Ω程度以上に上昇してしまい深刻な
問題となっている。
【０００５】そこで、本発明は、このような問題を解決
するもので、微細コンタクトに対して、低いコンタクト
抵抗を実現するコンタクト構造及びその製造方法を提供
するものである。
するもので、微細コンタクトに対して、低いコンタクト
抵抗を実現するコンタクト構造及びその製造方法を提供
するものである。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、 （１） 半導体基板と、該半導体基板の所定領域に形成
された高濃度の不純物を含む不純物領域と、該不純物領
域の上部に開孔部を有する層間絶縁膜と、該開孔部に対
応した半導体基板に形成された溝と、該溝の表面に形成
された高濃度の不純物を含む不純物領域を少なくとも有
し、該溝の表面積が０．７８μｍ2以上であることを特
徴とする。
された高濃度の不純物を含む不純物領域と、該不純物領
域の上部に開孔部を有する層間絶縁膜と、該開孔部に対
応した半導体基板に形成された溝と、該溝の表面に形成
された高濃度の不純物を含む不純物領域を少なくとも有
し、該溝の表面積が０．７８μｍ2以上であることを特
徴とする。
【０００７】（２） 半導体基板に形成された前記溝の
深さが０．２μｍ〜１．０μｍであることを特徴とす
る。
深さが０．２μｍ〜１．０μｍであることを特徴とす
る。
【０００８】（３） 半導体基板と、該半導体基板の所
定領域に形成された高濃度の不純物を含む不純物領域
と、該不純物領域の上部に開孔部を有する層間絶縁膜
と、該開孔部に対応した半導体基板に形成された溝と、
該溝の表面に形成された高濃度の不純物を含む不純物領
域と、該溝の表面に形成された不純物領域の周囲に形成
された高抵抗領域を少なくとも有することを特徴とす
る。
定領域に形成された高濃度の不純物を含む不純物領域
と、該不純物領域の上部に開孔部を有する層間絶縁膜
と、該開孔部に対応した半導体基板に形成された溝と、
該溝の表面に形成された高濃度の不純物を含む不純物領
域と、該溝の表面に形成された不純物領域の周囲に形成
された高抵抗領域を少なくとも有することを特徴とす
る。
【０００９】（４） 前記高抵抗領域が酸素、窒素の内
の少なくとも１種以上の元素を含むことを特徴とする。
の少なくとも１種以上の元素を含むことを特徴とする。
【００１０】（５） 前記高抵抗領域に含まれる酸素、
窒素の内の少なくとも１種以上の元素が半導体構成元素
に対して、合わせて１原子％〜２０原子％であることを
特徴とする。
窒素の内の少なくとも１種以上の元素が半導体構成元素
に対して、合わせて１原子％〜２０原子％であることを
特徴とする。
【００１１】（６） 半導体基板に形成された前記溝の
表面積が０．７８μｍ2以上であることを特徴とする。
表面積が０．７８μｍ2以上であることを特徴とする。
【００１２】（７） 半導体基板に形成された前記溝の
深さが０．２μｍ〜１．０μｍであることを特徴とす
る。
深さが０．２μｍ〜１．０μｍであることを特徴とす
る。
【００１３】また、本発明の半導体装置の製造方法は、 （８） 半導体基板に高濃度の不純物を含む拡散層を形
成する工程と、該拡散層を覆う層間絶縁膜を形成する工
程と、該拡散層上の層間絶縁膜にコンタクト孔を開ける
工程と、該コンタクト孔に対応した領域の半導体基板に
溝を形成する工程と、該溝の周囲に高抵抗領域を形成す
る工程と、該溝の表面に高濃度の不純物を含む拡散層を
形成する工程を少なくとも有することを特徴とする。
成する工程と、該拡散層を覆う層間絶縁膜を形成する工
程と、該拡散層上の層間絶縁膜にコンタクト孔を開ける
工程と、該コンタクト孔に対応した領域の半導体基板に
溝を形成する工程と、該溝の周囲に高抵抗領域を形成す
る工程と、該溝の表面に高濃度の不純物を含む拡散層を
形成する工程を少なくとも有することを特徴とする。
【００１４】（９） 前記高抵抗領域を酸素、窒素の内
の少なくとも１種以上の元素をイオンインプラすること
で形成したことを特徴とする。
の少なくとも１種以上の元素をイオンインプラすること
で形成したことを特徴とする。
【００１５】（１０） 前記高抵抗領域に含まれる酸
素、窒素の内の少なくとも１種以上の元素が半導体構成
元素に対して、合わせて１原子％〜２０原子％であるこ
とを特徴とする。
素、窒素の内の少なくとも１種以上の元素が半導体構成
元素に対して、合わせて１原子％〜２０原子％であるこ
とを特徴とする。
【００１６】（１１） 前記高抵抗領域を形成する工程
において、少なくとも酸素を１×１０15〜５×１０16ｃ
ｍ-2のドーズ量でイオン注入したことを特徴とする。
において、少なくとも酸素を１×１０15〜５×１０16ｃ
ｍ-2のドーズ量でイオン注入したことを特徴とする。
【００１７】（１２） 前記高抵抗領域を形成する工程
において、少なくとも酸素を加速電圧１５０ｋｅＶ〜５
００ｋｅＶでイオン注入したことを特徴とする。
において、少なくとも酸素を加速電圧１５０ｋｅＶ〜５
００ｋｅＶでイオン注入したことを特徴とする。
【００１８】（１３） 前記高抵抗領域を形成する工程
において、少なくとも酸素、窒素の内の１種以上の元素
を注入角０°でイオン注入したことを特徴とする。
において、少なくとも酸素、窒素の内の１種以上の元素
を注入角０°でイオン注入したことを特徴とする。
【００１９】（１４） 半導体基板に高濃度の不純物を
含む拡散層を形成する工程と、該拡散層を覆う層間絶縁
膜を形成する工程と、該拡散層上の層間絶縁膜にコンタ
クト孔を開ける工程と、該コンタクト孔に対応した領域
の半導体基板に溝を形成する工程と、該溝の周囲に高抵
抗領域を形成する工程と、該溝の表面に高濃度の不純物
を含む拡散層を形成する工程を少なくとも有し、前記高
抵抗領域を形成する工程において、酸素、窒素の内の少
なくとも１種以上の元素を、異なる２水準以上の注入角
でイオン注入したことを特徴とする。
含む拡散層を形成する工程と、該拡散層を覆う層間絶縁
膜を形成する工程と、該拡散層上の層間絶縁膜にコンタ
クト孔を開ける工程と、該コンタクト孔に対応した領域
の半導体基板に溝を形成する工程と、該溝の周囲に高抵
抗領域を形成する工程と、該溝の表面に高濃度の不純物
を含む拡散層を形成する工程を少なくとも有し、前記高
抵抗領域を形成する工程において、酸素、窒素の内の少
なくとも１種以上の元素を、異なる２水準以上の注入角
でイオン注入したことを特徴とする。
【００２０】（１５） 前記高抵抗領域を形成する工程
の異なる２水準以上の注入角として、少なくとも０°と
７°〜２５°の２水準を含むことを特徴とする。
の異なる２水準以上の注入角として、少なくとも０°と
７°〜２５°の２水準を含むことを特徴とする。
【００２１】（１６） 前記高抵抗領域を形成する工程
において、注入角の大きいイオン注入のほうがドーズ量
が小さいことを特徴とする。
において、注入角の大きいイオン注入のほうがドーズ量
が小さいことを特徴とする。
【００２２】（１７） 前記高抵抗領域を形成する工程
の注入角が大きいイオン注入を少なくとも異なる２つ以
上の方向から行ったことを特徴とする。
の注入角が大きいイオン注入を少なくとも異なる２つ以
上の方向から行ったことを特徴とする。
【００２３】（１８） 前記高抵抗領域を形成する工程
において、少なくとも酸素を１×１０16〜５×１０16ｃ
ｍ-2のドーズ量で０°注入し、更に、１×１０15〜５×
１０15ｃｍ-2のドーズ量で、７°〜２５°の注入角でイ
オン注入したことを特徴とする。
において、少なくとも酸素を１×１０16〜５×１０16ｃ
ｍ-2のドーズ量で０°注入し、更に、１×１０15〜５×
１０15ｃｍ-2のドーズ量で、７°〜２５°の注入角でイ
オン注入したことを特徴とする。
【００２４】
【実施例】図１は、本発明の実施例における半導体装置
の断面図の一例である。
の断面図の一例である。
【００２５】図１において、101は半導体基板、102はＮ
−ｗｅｌｌ、103はトランジスタの短チャンネル効果を
抑制するためにＮ−Ｗｅｌｌ内に設けられた埋め込み型
のＮ型不純物の高濃度層（以下、ＢＮ層と記す）、104
はゲート絶縁膜、105はゲート電極、106はＰ-層、107は
Ｐ+層、108は層間絶縁膜、109はコンタクトホール、110
はシリコン基板に形成したトレンチ型コンタクト、111
は酸素、窒素等を含む高抵抗層、112はトレンチ型コン
タクトの表面に形成したＰ+層、113はＴｉ、Ｗ等からな
るコンタクトメタル層、114はＴｉＮ、ＴｉＷ等からな
るバリア層、115はコンタクトプラグ、116はＡｌ−Ｃｕ
等からなる金属配線である。尚、図１では、簡単のため
ｐＭＯＳＦＥＴとコンタクトホールのみを例としたが、
ｎＭＯＳＦＥＴに対しても本発明は有効である。
−ｗｅｌｌ、103はトランジスタの短チャンネル効果を
抑制するためにＮ−Ｗｅｌｌ内に設けられた埋め込み型
のＮ型不純物の高濃度層（以下、ＢＮ層と記す）、104
はゲート絶縁膜、105はゲート電極、106はＰ-層、107は
Ｐ+層、108は層間絶縁膜、109はコンタクトホール、110
はシリコン基板に形成したトレンチ型コンタクト、111
は酸素、窒素等を含む高抵抗層、112はトレンチ型コン
タクトの表面に形成したＰ+層、113はＴｉ、Ｗ等からな
るコンタクトメタル層、114はＴｉＮ、ＴｉＷ等からな
るバリア層、115はコンタクトプラグ、116はＡｌ−Ｃｕ
等からなる金属配線である。尚、図１では、簡単のため
ｐＭＯＳＦＥＴとコンタクトホールのみを例としたが、
ｎＭＯＳＦＥＴに対しても本発明は有効である。
【００２６】図２及び図３は、本発明の実施例における
半導体装置の製造工程図の一例である。
半導体装置の製造工程図の一例である。
【００２７】図２（ａ）は、半導体基板201内にＮ−ｗ
ｅｌｌ202を形成後、ゲート絶縁膜203、ゲート電極204
を形成し、Ｂ+、ＢＦ2 +等をイオン注入し、Ｐ-層205及
びＰ+層206を形成し、層間絶縁膜207を形成する工程で
ある。Ｐ+層の形成方法としては、ＢＦ2 +を３０〜５０
ｋｅＶ程度で２〜４×１０15（ｃｍ-2）程度イオン注入
し形成する等の方法がある。図２（ｂ）は、該層間絶縁
膜207にコンタクトホール208を開口後、シリコン基板を
エッチングし、トレンチ型のコンタクト209を形成する
工程である。シリコン基板に形成するトレンチの深さ
は、０．２μｍ〜１μｍ程度が望ましい。例えば、０．
２５μｍ径のコンタクトホールでは、トレンチの深さを
約０．３μｍとすることで、トレンチを用いない０．６
μｍ径のコンタクトホールとほぼ同一の接触面積を確保
できる。又、０．１μｍ径のコンタクトホールでは、ト
レンチの深さを約０．９μｍとすることで、トレンチを
用いない０．６μｍ径のコンタクトホールとほぼ同一の
接触面積を確保できる。接触面積とコンタクト抵抗の関
係を調べた結果、Ｐ+層とのコンタクト抵抗を１００Ω
以下に抑えるには、トレンチを用いない０．５μｍ径〜
０．６μｍ程度の接触面積が必要であることがわかっ
た。即ち、接触面積としては、０．７８μｍ2〜１．１
３μｍ2程度以上必要であることが明らかとなった。図
２（ｃ）は、酸素等をイオン注入し、高抵抗層210を形
成する工程である。イオン注入条件の一例としては、Ｏ
+を加速電圧１５０ｋｅＶ〜５００ｋｅＶ程度で、ドー
ズ量２×１０15〜５×１０16ｃｍ-2程度注入する等の方
法がある。注入角度は０°付近で、トレンチ底部付近に
効率的に酸素イオンを打ち込むことができる。この様
に、トレンチ底部付近に高抵抗層を形成しただけでも、
トランジスタの短チャンネル効果を抑制できる。但し、
トレンチ表面に形成するＰ+層211を側壁部でも覆う形で
高抵抗層を形成することは、トランジスタの短チャンネ
ル効果を完全に抑制するためには重要となる。そこで、
トランジスタの短チャンネル効果の更なる抑制が、要求
される場合には、１×１０16〜５×１０16ｃｍ-2程度の
高ドーズ量で０°注入し、更に、加速電圧１５０ｋｅＶ
〜５００ｋｅＶ程度、１×１０15〜５×１０15ｃｍ-2程
度の比較的低いドーズ量で、７°〜２５°程度の注入角
でトレンチ側壁部の周囲にも高抵抗層を形成する方法が
有効である。この場合、側壁部に注入するドーズ量を前
記値よりも大きくすると、Ｐ+層206とトレンチ表面に形
成するＰ+層211との接続部付近に多量の酸素が打ち込ま
れた領域が形成され、拡散抵抗が上昇し好ましくない。
尚、注入角７°〜２５°程度の前記トレンチ側壁部への
酸素イオンの注入の際には、一方向のみからイオン注入
しただけでは、側壁部を囲む形で高抵抗層を形成できな
いため不十分であり、少なくとも２方向以上からイオン
注入する必要がある。尚、注入するイオン種は酸素に限
らず、高抵抗層を形成するものであればよい。例えば、
窒素、炭素等のイオン種をイオン注入する方法もある。
又、酸素イオンを注入した領域は、必ずしも絶縁層であ
る必要はなく、高抵抗層であればよい。従って、酸素の
ドーズ量は１×１０15〜５×１０16ｃｍ-2程度が望まし
い。ドーズ量を前記値より高めると高抵抗領域の抵抗率
を高めるには有効であるが、イオン注入によって形成さ
れた結晶欠陥の回復及び安定なＳｉ−Ｏ結合の形成に
は、１０００℃以上の炉アニールが必要になる等の問題
があり、トランジスタ形成後のプロセスとしては不適切
である。一方、ドーズ量が前記の範囲にあれば、図３
（ａ）で示す低温のアニールで、結晶欠陥の回復及び安
定なＳｉ−Ｏ結合の形成が可能となる。ちなみに、前記
ドーズ量で高抵抗層を形成した場合、Ｓｉ原子に対する
酸素原子の数は、１原子％〜２０原子％程度になる。図
３（ａ）は、シリコン基板に形成されたトレンチ型のコ
ンタクト209の表面に、ＢＦ2 +を４０〜１００ｋｅＶ程
度で２〜４×１０15（ｃｍ-2）程度イオン注入し、Ｐ+
層211を形成する工程である。注入角度は、側壁に効率
的に打ち込まれるように、７°〜２５°程度が望まし
い。イオン注入後、Ｐ+層211の活性化のために８５０℃
程度のアニールを１０分〜３０分程度行う。このアニー
ルによって、酸素等のイオン注入により形成された結晶
欠陥も同時に回復させる。図３（ｂ）は、Ｔｉ層212を
２００Å〜１０００Å程度形成し、更にＴｉＮ、ＴｉＷ
等のバリア層213を形成後、ブランケットＣＶＤ法によ
って、Ｗ（タングステン）を全面形成した後、エッチバ
ックし、コンタクトプラグ215を形成し、続いてＡｌ−
Ｃｕ等で金属配線216を形成する工程である。Ｔｉ層、
バリア層の形成方法としては、スパッタ法、ＣＶＤ法、
ＥＣＲ−ＣＶＤ法等がある。又、Ｔｉ層を形成後、Ｎ2
若しくはＮＨ3雰囲気中でランプアニールを施し、表面
を窒化しＴｉＮ層を形成する等の方法もある。又、バリ
ア層を形成後、５５０℃〜６００℃程度で不活性ガスも
しくは水素ガス雰囲気中で炉アニールを施すことで、Ｔ
ｉ等のコンタクトメタルと下地のシリコン基板と反応さ
せ、コンタクト底部にシリサイド層214を形成させ、コ
ンタクト抵抗の低減を図ることもできる。引き続いて、
ブランケットＣＶＤ法によって、Ｗ（タングステン）を
全面形成した後、エッチバックし、コンタクトプラグ21
5を形成し、続いてＡｌ−Ｃｕ等で金属配線216を形成す
る。尚、本実施例ではブランケットＣＶＤ法でＷ等を全
面形成する場合を例としたが、本発明はこれに限定され
るものではない。又、本実施例ではｐＭＯＳＦＥＴを例
としたが、本発明はこれに限定されるものではなく、ｎ
ＭＯＳＦＥＴ等に対しても有効である。
ｅｌｌ202を形成後、ゲート絶縁膜203、ゲート電極204
を形成し、Ｂ+、ＢＦ2 +等をイオン注入し、Ｐ-層205及
びＰ+層206を形成し、層間絶縁膜207を形成する工程で
ある。Ｐ+層の形成方法としては、ＢＦ2 +を３０〜５０
ｋｅＶ程度で２〜４×１０15（ｃｍ-2）程度イオン注入
し形成する等の方法がある。図２（ｂ）は、該層間絶縁
膜207にコンタクトホール208を開口後、シリコン基板を
エッチングし、トレンチ型のコンタクト209を形成する
工程である。シリコン基板に形成するトレンチの深さ
は、０．２μｍ〜１μｍ程度が望ましい。例えば、０．
２５μｍ径のコンタクトホールでは、トレンチの深さを
約０．３μｍとすることで、トレンチを用いない０．６
μｍ径のコンタクトホールとほぼ同一の接触面積を確保
できる。又、０．１μｍ径のコンタクトホールでは、ト
レンチの深さを約０．９μｍとすることで、トレンチを
用いない０．６μｍ径のコンタクトホールとほぼ同一の
接触面積を確保できる。接触面積とコンタクト抵抗の関
係を調べた結果、Ｐ+層とのコンタクト抵抗を１００Ω
以下に抑えるには、トレンチを用いない０．５μｍ径〜
０．６μｍ程度の接触面積が必要であることがわかっ
た。即ち、接触面積としては、０．７８μｍ2〜１．１
３μｍ2程度以上必要であることが明らかとなった。図
２（ｃ）は、酸素等をイオン注入し、高抵抗層210を形
成する工程である。イオン注入条件の一例としては、Ｏ
+を加速電圧１５０ｋｅＶ〜５００ｋｅＶ程度で、ドー
ズ量２×１０15〜５×１０16ｃｍ-2程度注入する等の方
法がある。注入角度は０°付近で、トレンチ底部付近に
効率的に酸素イオンを打ち込むことができる。この様
に、トレンチ底部付近に高抵抗層を形成しただけでも、
トランジスタの短チャンネル効果を抑制できる。但し、
トレンチ表面に形成するＰ+層211を側壁部でも覆う形で
高抵抗層を形成することは、トランジスタの短チャンネ
ル効果を完全に抑制するためには重要となる。そこで、
トランジスタの短チャンネル効果の更なる抑制が、要求
される場合には、１×１０16〜５×１０16ｃｍ-2程度の
高ドーズ量で０°注入し、更に、加速電圧１５０ｋｅＶ
〜５００ｋｅＶ程度、１×１０15〜５×１０15ｃｍ-2程
度の比較的低いドーズ量で、７°〜２５°程度の注入角
でトレンチ側壁部の周囲にも高抵抗層を形成する方法が
有効である。この場合、側壁部に注入するドーズ量を前
記値よりも大きくすると、Ｐ+層206とトレンチ表面に形
成するＰ+層211との接続部付近に多量の酸素が打ち込ま
れた領域が形成され、拡散抵抗が上昇し好ましくない。
尚、注入角７°〜２５°程度の前記トレンチ側壁部への
酸素イオンの注入の際には、一方向のみからイオン注入
しただけでは、側壁部を囲む形で高抵抗層を形成できな
いため不十分であり、少なくとも２方向以上からイオン
注入する必要がある。尚、注入するイオン種は酸素に限
らず、高抵抗層を形成するものであればよい。例えば、
窒素、炭素等のイオン種をイオン注入する方法もある。
又、酸素イオンを注入した領域は、必ずしも絶縁層であ
る必要はなく、高抵抗層であればよい。従って、酸素の
ドーズ量は１×１０15〜５×１０16ｃｍ-2程度が望まし
い。ドーズ量を前記値より高めると高抵抗領域の抵抗率
を高めるには有効であるが、イオン注入によって形成さ
れた結晶欠陥の回復及び安定なＳｉ−Ｏ結合の形成に
は、１０００℃以上の炉アニールが必要になる等の問題
があり、トランジスタ形成後のプロセスとしては不適切
である。一方、ドーズ量が前記の範囲にあれば、図３
（ａ）で示す低温のアニールで、結晶欠陥の回復及び安
定なＳｉ−Ｏ結合の形成が可能となる。ちなみに、前記
ドーズ量で高抵抗層を形成した場合、Ｓｉ原子に対する
酸素原子の数は、１原子％〜２０原子％程度になる。図
３（ａ）は、シリコン基板に形成されたトレンチ型のコ
ンタクト209の表面に、ＢＦ2 +を４０〜１００ｋｅＶ程
度で２〜４×１０15（ｃｍ-2）程度イオン注入し、Ｐ+
層211を形成する工程である。注入角度は、側壁に効率
的に打ち込まれるように、７°〜２５°程度が望まし
い。イオン注入後、Ｐ+層211の活性化のために８５０℃
程度のアニールを１０分〜３０分程度行う。このアニー
ルによって、酸素等のイオン注入により形成された結晶
欠陥も同時に回復させる。図３（ｂ）は、Ｔｉ層212を
２００Å〜１０００Å程度形成し、更にＴｉＮ、ＴｉＷ
等のバリア層213を形成後、ブランケットＣＶＤ法によ
って、Ｗ（タングステン）を全面形成した後、エッチバ
ックし、コンタクトプラグ215を形成し、続いてＡｌ−
Ｃｕ等で金属配線216を形成する工程である。Ｔｉ層、
バリア層の形成方法としては、スパッタ法、ＣＶＤ法、
ＥＣＲ−ＣＶＤ法等がある。又、Ｔｉ層を形成後、Ｎ2
若しくはＮＨ3雰囲気中でランプアニールを施し、表面
を窒化しＴｉＮ層を形成する等の方法もある。又、バリ
ア層を形成後、５５０℃〜６００℃程度で不活性ガスも
しくは水素ガス雰囲気中で炉アニールを施すことで、Ｔ
ｉ等のコンタクトメタルと下地のシリコン基板と反応さ
せ、コンタクト底部にシリサイド層214を形成させ、コ
ンタクト抵抗の低減を図ることもできる。引き続いて、
ブランケットＣＶＤ法によって、Ｗ（タングステン）を
全面形成した後、エッチバックし、コンタクトプラグ21
5を形成し、続いてＡｌ−Ｃｕ等で金属配線216を形成す
る。尚、本実施例ではブランケットＣＶＤ法でＷ等を全
面形成する場合を例としたが、本発明はこれに限定され
るものではない。又、本実施例ではｐＭＯＳＦＥＴを例
としたが、本発明はこれに限定されるものではなく、ｎ
ＭＯＳＦＥＴ等に対しても有効である。
【００２８】続いて、本発明に基づく半導体装置の電気
的特性に関し、以下に述べる。本発明によれば、例え
ば、層間絶縁膜の膜厚１．０μｍ、コンタクト径０．２
５μｍのアスペクト比４のコンタクトホールにおいて、
コンタクト抵抗約９０Ω（Ｐ+層）、約２０Ω（Ｎ+層）
を実現できた。また、Ａｌ配線形成後５２５℃３０分の
アニールを施しても、接合リーク等の特性劣化を生ずる
こともなく、熱的にも安定なコンタクト構造を実現でき
た。尚、前述の通り、トレンチ型のコンタクト構造を用
いない従来の構造では、層間絶縁膜の膜厚１．０μｍ、
コンタクト径０．２５μｍのアスペクト比４のコンタク
トホールにおいて、コンタクト抵抗約６００Ω（Ｐ
+層）、約１２０Ω（Ｎ+層）であり、本発明のコンタク
ト構造によって、コンタクト抵抗を１／７〜１／６程度
に低減できる。
的特性に関し、以下に述べる。本発明によれば、例え
ば、層間絶縁膜の膜厚１．０μｍ、コンタクト径０．２
５μｍのアスペクト比４のコンタクトホールにおいて、
コンタクト抵抗約９０Ω（Ｐ+層）、約２０Ω（Ｎ+層）
を実現できた。また、Ａｌ配線形成後５２５℃３０分の
アニールを施しても、接合リーク等の特性劣化を生ずる
こともなく、熱的にも安定なコンタクト構造を実現でき
た。尚、前述の通り、トレンチ型のコンタクト構造を用
いない従来の構造では、層間絶縁膜の膜厚１．０μｍ、
コンタクト径０．２５μｍのアスペクト比４のコンタク
トホールにおいて、コンタクト抵抗約６００Ω（Ｐ
+層）、約１２０Ω（Ｎ+層）であり、本発明のコンタク
ト構造によって、コンタクト抵抗を１／７〜１／６程度
に低減できる。
【００２９】更に、本発明によれば、トレンチ型コンタ
クトの周囲に高抵抗層を設けたことで、以下に示すよう
な効果がある。図４に本発明の実施例におけるｐＭＯＳ
ＦＥＴの特性図の一例を示す。図４において、横軸はｐ
ＭＯＳＦＥＴのゲート長（単位：μｍ）を示し、縦軸は
閾値電圧（Ｖｔｈ、単位：Ｖ）を示す。401は高抵抗層
を設けないトレンチ型コンタクトを用いた場合の特性を
示し、402は高抵抗層を形成した場合の特性を示す。図
４から明らかなように、高抵抗層を形成することで、ト
ランジスタの短チャンネル効果が抑制され、ゲート長に
して０．２μｍ以上の短チャンネル効果抑制効果がある
ことがわかる。これは、トレンチ型コンタクトを用いた
ことで、Ｐ+層の接合深さ（Ｘｊ）が、実質的に深くな
り、短チャンネル効果が顕著になる現象を、高抵抗層を
設け、パンチスルーストッパーとすることで抑制できた
ことによると考えられる。尚、図４ではｐＭＯＳＦＥＴ
の特性を例としたが、ｎＭＯＳＦＥＴに対しても本発明
は有効であり、ゲート長にして０．２μｍ以上の短チャ
ンネル効果抑制効果がある。
クトの周囲に高抵抗層を設けたことで、以下に示すよう
な効果がある。図４に本発明の実施例におけるｐＭＯＳ
ＦＥＴの特性図の一例を示す。図４において、横軸はｐ
ＭＯＳＦＥＴのゲート長（単位：μｍ）を示し、縦軸は
閾値電圧（Ｖｔｈ、単位：Ｖ）を示す。401は高抵抗層
を設けないトレンチ型コンタクトを用いた場合の特性を
示し、402は高抵抗層を形成した場合の特性を示す。図
４から明らかなように、高抵抗層を形成することで、ト
ランジスタの短チャンネル効果が抑制され、ゲート長に
して０．２μｍ以上の短チャンネル効果抑制効果がある
ことがわかる。これは、トレンチ型コンタクトを用いた
ことで、Ｐ+層の接合深さ（Ｘｊ）が、実質的に深くな
り、短チャンネル効果が顕著になる現象を、高抵抗層を
設け、パンチスルーストッパーとすることで抑制できた
ことによると考えられる。尚、図４ではｐＭＯＳＦＥＴ
の特性を例としたが、ｎＭＯＳＦＥＴに対しても本発明
は有効であり、ゲート長にして０．２μｍ以上の短チャ
ンネル効果抑制効果がある。
【００３０】更に、本発明によれば、トレンチ表面の拡
散層を高抵抗層が覆うため、接合容量及び接合リークを
大幅に低減できる効果もある。特に、図１に示したよう
に、Ｗｅｌｌ中にＢＮ層103等の高濃度領域がある場合
は、高抵抗層を設けないと、接合容量及び接合リークが
大幅に上昇することから、本発明は特に有効である。
散層を高抵抗層が覆うため、接合容量及び接合リークを
大幅に低減できる効果もある。特に、図１に示したよう
に、Ｗｅｌｌ中にＢＮ層103等の高濃度領域がある場合
は、高抵抗層を設けないと、接合容量及び接合リークが
大幅に上昇することから、本発明は特に有効である。
【００３１】以上述べたように、本発明に基づく半導体
装置及びその製造方法によれば、Ｐ+層、Ｎ+層共、優れ
たコンタクト特性を有すると同時に、トランジスタの短
チャンネル効果を抑制した半導体装置を簡便なプロセス
で形成することができる。
装置及びその製造方法によれば、Ｐ+層、Ｎ+層共、優れ
たコンタクト特性を有すると同時に、トランジスタの短
チャンネル効果を抑制した半導体装置を簡便なプロセス
で形成することができる。
【００３２】尚、本発明は、図１の実施例に限らず、半
導体素子のコンタクト構造全般に広く応用できる。
導体素子のコンタクト構造全般に広く応用できる。
【００３３】
【発明の効果】以上述べたように、本発明によればコン
タクト径がサブミクロン以下でアスペクト比が高いコン
タクトホールに対して、Ｐ+層、Ｎ+層共、低抵抗でオー
ミック性の優れたコンタクト構造が形成可能となった。
例えば、層間絶縁膜の膜厚１．０μｍ、コンタクト径
０．２５μｍのアスペクト比４のコンタクトホールにお
いて、コンタクト抵抗約９０Ω（Ｐ+層）、約２０Ω
（Ｎ+層）を実現できた。これは、従来の構造と比べ
て、コンタクト抵抗を１／７〜１／６程度に低減できた
ことになる。また、Ａｌ配線形成後５２５℃３０分のア
ニールを施しても、接合リーク等の特性劣化を生ずるこ
ともなく、熱的にも安定なコンタクト構造を実現でき
た。
タクト径がサブミクロン以下でアスペクト比が高いコン
タクトホールに対して、Ｐ+層、Ｎ+層共、低抵抗でオー
ミック性の優れたコンタクト構造が形成可能となった。
例えば、層間絶縁膜の膜厚１．０μｍ、コンタクト径
０．２５μｍのアスペクト比４のコンタクトホールにお
いて、コンタクト抵抗約９０Ω（Ｐ+層）、約２０Ω
（Ｎ+層）を実現できた。これは、従来の構造と比べ
て、コンタクト抵抗を１／７〜１／６程度に低減できた
ことになる。また、Ａｌ配線形成後５２５℃３０分のア
ニールを施しても、接合リーク等の特性劣化を生ずるこ
ともなく、熱的にも安定なコンタクト構造を実現でき
た。
【００３４】更に、本発明によれば、コンタクトに隣接
したトランジスタの短チャンネル効果を抑制することが
できた。ゲート長にして０．２μｍ以上の短チャンネル
効果抑制効果があり、これは、トレンチ型コンタクトを
用いたことで、Ｐ+層の接合深さ（Ｘｊ）が、実質的に
深くなり、短チャンネル効果が顕著になる現象を、高抵
抗層を設け、パンチスルーストッパーとすることで抑制
できたと考えられる。
したトランジスタの短チャンネル効果を抑制することが
できた。ゲート長にして０．２μｍ以上の短チャンネル
効果抑制効果があり、これは、トレンチ型コンタクトを
用いたことで、Ｐ+層の接合深さ（Ｘｊ）が、実質的に
深くなり、短チャンネル効果が顕著になる現象を、高抵
抗層を設け、パンチスルーストッパーとすることで抑制
できたと考えられる。
【００３５】更に、本発明によれば、トレンチ表面の拡
散層を高抵抗層が覆うため、接合容量及び接合リークを
大幅に低減できる。
散層を高抵抗層が覆うため、接合容量及び接合リークを
大幅に低減できる。
【図面の簡単な説明】
【図１】 本発明の実施例における半導体装置の断面図
である。
である。
【図２】 本発明の実施例における半導体装置の製造工
程図である。
程図である。
【図３】 本発明の実施例における半導体装置の製造工
程図である。
程図である。
【図４】 本発明の実施例におけるｐＭＯＳＦＥＴの特
性図である。
性図である。
【図５】 従来の半導体装置の製造工程図である。
101,201 ・・・ 半導体基板 102,202 ・・・ Ｎ−ｗｅｌｌ 104,203 ・・・ ゲート絶縁膜 105,204 ・・・ ゲート電極 106,205 ・・・ Ｐ-層 107,206 ・・・ Ｐ+層 108,207 ・・・ 層間絶縁膜 109,208 ・・・ コンタクトホール 110,209 ・・・ トレンチ型コンタクト 111,210 ・・・ 高抵抗層 112,211 ・・・ Ｐ+層 115,215 ・・・ コンタクトプラグ 116,216 ・・・ 金属配線
Claims (18)
- 【請求項１】 半導体基板と、該半導体基板の所定領域
に形成された高濃度の不純物を含む不純物領域と、該不
純物領域の上部に開孔部を有する層間絶縁膜と、該開孔
部に対応した半導体基板に形成された溝と、該溝の表面
に形成された高濃度の不純物を含む不純物領域を少なく
とも有し、該溝の表面積が０．７８μｍ2以上であるこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板に形成された前記溝の深さが
０．２μｍ〜１．０μｍであることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 半導体基板と、該半導体基板の所定領域
に形成された高濃度の不純物を含む不純物領域と、該不
純物領域の上部に開孔部を有する層間絶縁膜と、該開孔
部に対応した半導体基板に形成された溝と、該溝の表面
に形成された高濃度の不純物を含む不純物領域と、該溝
の表面に形成された不純物領域の周囲に形成された高抵
抗領域を少なくとも有することを特徴とする半導体装
置。 - 【請求項４】 前記高抵抗領域が酸素、窒素の内の少な
くとも１種以上の元素を含むことを特徴とする請求項３
記載の半導体装置。 - 【請求項５】 前記高抵抗領域に含まれる酸素、窒素の
内の少なくとも１種以上の元素が半導体構成元素に対し
て、合わせて１原子％〜２０原子％であることを特徴と
する請求項３または請求項４記載の半導体装置。 - 【請求項６】 半導体基板に形成された前記溝の表面積
が０．７８μｍ2以上であることを特徴とする請求項３
または請求項４または請求項５記載の半導体装置。 - 【請求項７】 半導体基板に形成された前記溝の深さが
０．２μｍ〜１．０μｍであることを特徴とする請求項
３または請求項４または請求項５記載の半導体装置。 - 【請求項８】 半導体基板に高濃度の不純物を含む拡散
層を形成する工程と、該拡散層を覆う層間絶縁膜を形成
する工程と、該拡散層上の層間絶縁膜にコンタクト孔を
開ける工程と、該コンタクト孔に対応した領域の半導体
基板に溝を形成する工程と、該溝の周囲に高抵抗領域を
形成する工程と、該溝の表面に高濃度の不純物を含む拡
散層を形成する工程を少なくとも有することを特徴とす
る半導体装置の製造方法。 - 【請求項９】 前記高抵抗領域を酸素、窒素の内の少な
くとも１種以上の元素をイオンインプラすることで形成
したことを特徴とする請求項８記載の半導体装置の製造
方法。 - 【請求項１０】 前記高抵抗領域に含まれる酸素、窒素
の内の少なくとも１種以上の元素が半導体構成元素に対
して、合わせて１原子％〜２０原子％であることを特徴
とする請求項８または請求項９記載の半導体装置の製造
方法。 - 【請求項１１】 前記高抵抗領域を形成する工程におい
て、少なくとも酸素を１×１０15〜５×１０16ｃｍ-2の
ドーズ量でイオン注入したことを特徴とする請求項９ま
たは請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 前記高抵抗領域を形成する工程におい
て、少なくとも酸素を加速電圧１５０ｋｅＶ〜５００ｋ
ｅＶでイオン注入したことを特徴とする請求項９または
請求項１０または請求項１１記載の半導体装置の製造方
法。 - 【請求項１３】 前記高抵抗領域を形成する工程におい
て、少なくとも酸素、窒素の内の１種以上の元素を注入
角０°でイオン注入したことを特徴とする請求項９また
は請求項１０または請求項１１または請求項１２記載の
半導体装置の製造方法。 - 【請求項１４】 半導体基板に高濃度の不純物を含む拡
散層を形成する工程と、該拡散層を覆う層間絶縁膜を形
成する工程と、該拡散層上の層間絶縁膜にコンタクト孔
を開ける工程と、該コンタクト孔に対応した領域の半導
体基板に溝を形成する工程と、該溝の周囲に高抵抗領域
を形成する工程と、該溝の表面に高濃度の不純物を含む
拡散層を形成する工程を少なくとも有し、前記高抵抗領
域を形成する工程において、酸素、窒素の内の少なくと
も１種以上の元素を、異なる２水準以上の注入角でイオ
ン注入したことを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記高抵抗領域を形成する工程の異な
る２水準以上の注入角として、少なくとも０°と７°〜
２５°の２水準を含むことを特徴とする請求項１４記載
の半導体装置の製造方法。 - 【請求項１６】 前記高抵抗領域を形成する工程におい
て、注入角の大きいイオン注入のほうがドーズ量が小さ
いことを特徴とする請求項１４または請求項１５記載の
半導体装置の製造方法。 - 【請求項１７】 前記高抵抗領域を形成する工程の注入
角が大きいイオン注入を少なくとも異なる２つ以上の方
向から行ったことを特徴とする請求項１４または請求項
１５または請求項１６記載の半導体装置の製造方法。 - 【請求項１８】 前記高抵抗領域を形成する工程におい
て、少なくとも酸素を１×１０16〜５×１０16ｃｍ-2の
ドーズ量で０°注入し、更に、１×１０15〜５×１０15
ｃｍ-2のドーズ量で、７°〜２５°の注入角でイオン注
入したことを特徴とする請求項１４または請求項１５ま
たは請求項１６または請求項１７記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33459092A JPH06181261A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33459092A JPH06181261A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181261A true JPH06181261A (ja) | 1994-06-28 |
Family
ID=18279104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33459092A Pending JPH06181261A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261864B1 (ko) * | 1996-12-18 | 2000-07-15 | 김영환 | 반도체 소자의 금속 콘택 형성방법 |
-
1992
- 1992-12-15 JP JP33459092A patent/JPH06181261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261864B1 (ko) * | 1996-12-18 | 2000-07-15 | 김영환 | 반도체 소자의 금속 콘택 형성방법 |
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