JPH05183117A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05183117A JPH05183117A JP4159165A JP15916592A JPH05183117A JP H05183117 A JPH05183117 A JP H05183117A JP 4159165 A JP4159165 A JP 4159165A JP 15916592 A JP15916592 A JP 15916592A JP H05183117 A JPH05183117 A JP H05183117A
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Abstract
(57)【要約】
【目的】 ポリシリコンとシリサイドの多層膜のポリシ
リコン中に、ｎ＋領域およびｐ＋領域が混在する半導体
装置において、ｐ型不純物とｎ型不純物の相互拡散を防
ぐ半導体装置およびその製造方法を提供するものであ
る。 【構成】 ポリシリコン膜９ａ,９ｂおよび高融点シリ
サイド膜１２の多層膜を有し、さらに、ポリシリコン膜
９ａ,9ｂに＋領域およびｎ＋領域を共に具備する半導体
装置において、シリサイド膜１２中のボロンに濃度勾配
のないものである。 【効果】 熱処理を行っても、ｐ＋ポリシリコン中のボ
ロンは減少することがなく、またｎ＋ポリシリコン膜中
のリンあるいはヒ素は、ｐ＋ポリシリコン膜中に拡散す
ることがない。このため、ポリサイド膜をＭＯＳＦＥＴ
のゲート電極に用いた時にはスレシュホールド電圧（Ｖ
ｔ）の変動が起こらず、またｎ＋拡散層およびｐ＋拡散
層をつなぐ配線に用いた時はコンタクト抵抗が高くなら
ない。
リコン中に、ｎ＋領域およびｐ＋領域が混在する半導体
装置において、ｐ型不純物とｎ型不純物の相互拡散を防
ぐ半導体装置およびその製造方法を提供するものであ
る。 【構成】 ポリシリコン膜９ａ,９ｂおよび高融点シリ
サイド膜１２の多層膜を有し、さらに、ポリシリコン膜
９ａ,9ｂに＋領域およびｎ＋領域を共に具備する半導体
装置において、シリサイド膜１２中のボロンに濃度勾配
のないものである。 【効果】 熱処理を行っても、ｐ＋ポリシリコン中のボ
ロンは減少することがなく、またｎ＋ポリシリコン膜中
のリンあるいはヒ素は、ｐ＋ポリシリコン膜中に拡散す
ることがない。このため、ポリサイド膜をＭＯＳＦＥＴ
のゲート電極に用いた時にはスレシュホールド電圧（Ｖ
ｔ）の変動が起こらず、またｎ＋拡散層およびｐ＋拡散
層をつなぐ配線に用いた時はコンタクト抵抗が高くなら
ない。
Description
【０００１】
【産業上の利用分野】本発明は、ポリサイド膜を構成す
る同一のポリシリコン膜中にｐ＋領域とｎ＋領域が混在
している半導体装置の製造方法に関するものである。
る同一のポリシリコン膜中にｐ＋領域とｎ＋領域が混在
している半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、一般に、ＭＯＳトランジスタの微
細化のために、ｐチャンネル型ＭＯＳトランジスタのゲ
ート電極にはｐ＋ポリシリコンを、ｎチャンネル型ＭＯ
Ｓトランジスタのゲート電極にはｎ＋ポリシリコンを用
いると良いことが知られている。この効果は、例えば、
アイ・イー・イー・イー、アイ・イー・ディー・エム、
テクニカル、ダイジェスト、ＩＥＥＥ，ＩＥＤＭ、Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ４１８−４２２（１
９８４）に記載されている。
細化のために、ｐチャンネル型ＭＯＳトランジスタのゲ
ート電極にはｐ＋ポリシリコンを、ｎチャンネル型ＭＯ
Ｓトランジスタのゲート電極にはｎ＋ポリシリコンを用
いると良いことが知られている。この効果は、例えば、
アイ・イー・イー・イー、アイ・イー・ディー・エム、
テクニカル、ダイジェスト、ＩＥＥＥ，ＩＥＤＭ、Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ４１８−４２２（１
９８４）に記載されている。
【０００３】また、半導体基板中に形成されたｐ＋領域
とポリシリコン膜とのコンタクトをとる場合にはｐ＋ポ
リシリコンが、ｎ＋領域とポリシリコン膜とのコンタク
トをとる場合にはｎ＋ポリシリコンが用いられている。
このため、同一の半導体基板上にｐチャンネル型とｎチ
ャンネル型のＭＯＳトランジスタが形成されるＣＭＯＳ
型半導体装置では、同一のポリシリコン膜中に、ｐ＋領
域とｎ＋領域とが混在できれば、集積回路素子の面積縮
小等に都合が良い。
とポリシリコン膜とのコンタクトをとる場合にはｐ＋ポ
リシリコンが、ｎ＋領域とポリシリコン膜とのコンタク
トをとる場合にはｎ＋ポリシリコンが用いられている。
このため、同一の半導体基板上にｐチャンネル型とｎチ
ャンネル型のＭＯＳトランジスタが形成されるＣＭＯＳ
型半導体装置では、同一のポリシリコン膜中に、ｐ＋領
域とｎ＋領域とが混在できれば、集積回路素子の面積縮
小等に都合が良い。
【０００４】このようにＰ型とＮ型の混在したポリシリ
コン膜は、一般的な金属膜と比較して高い比抵抗である
ため、ポリシリコン膜上に高融点金属シリサイド膜ある
いは高融点金属窒化膜等を形成しポリサイド膜とするこ
とが一般的に行われている。そして、ポリサイド膜とす
ることで、高融点金属シリサイド膜あるいは高融点金属
窒化膜等によりｐ＋ポリシリコン膜とｎ＋ポリシリコン
膜とが電気的に導通し、しかも特別な接続領域を必要と
しない。また、ポリサイド膜を形成後、９００℃の熱処
理を行って、ＢＰＳＧ（ボロンおよびリンを含むシリケ
ートガラス）膜を用いた平坦化が可能となる。このよう
な半導体装置は、たとえば特開昭５７ー１９２０７９号
公報に報告されている。
コン膜は、一般的な金属膜と比較して高い比抵抗である
ため、ポリシリコン膜上に高融点金属シリサイド膜ある
いは高融点金属窒化膜等を形成しポリサイド膜とするこ
とが一般的に行われている。そして、ポリサイド膜とす
ることで、高融点金属シリサイド膜あるいは高融点金属
窒化膜等によりｐ＋ポリシリコン膜とｎ＋ポリシリコン
膜とが電気的に導通し、しかも特別な接続領域を必要と
しない。また、ポリサイド膜を形成後、９００℃の熱処
理を行って、ＢＰＳＧ（ボロンおよびリンを含むシリケ
ートガラス）膜を用いた平坦化が可能となる。このよう
な半導体装置は、たとえば特開昭５７ー１９２０７９号
公報に報告されている。
【０００５】しかし、単にポリシリコンとシリサイドを
積層したポリサイド膜では、後工程の例えばＢＰＳＧ膜
を用いた平坦化等の熱処理により、ｐ＋ポリシリコン中
のｐ型不純物であるボロンおよびｎ＋ポリシリコン中の
ｎ型不純物であるリンあるいはヒ素が、シリサイド膜中
を相互に拡散し、ポリサイド膜をＭＯＳＦＥＴのゲート
電極に用いた時にはスレシュホールド電圧（Ｖｔ）の変
動が起こる。なお、このＶｔの変動はＰチャンネル型Ｍ
ＯＳＦＥＴにのみ発生し、Ｎチャンネル型ＭＯＳＦＥＴ
では発生しない。この現象は、例えばアイ・イー・イー
・イー エレクトロン・デバイス・レター、ボリューム
１２、ＩＥＥＥ、ＥＤＬ，ｖｏｌ．１２ｐ６９６−６９
８，１９９１に記載されている。同様に、ｎ＋拡散層お
よびｐ＋拡散層をつなぐ配線に用いた時はコンタクト抵
抗が高くなる。また、このシリサイドを介した拡散を防
ぐため、ポリシリコンとシリサイドの間に拡散防止膜を
形成する方法が報告されている。このような半導体装置
あるいは半導体装置の製造方法は、たとえば、特開平１
ー２６５５４２号公報あるいは特開平２ー１９２１６１
号公報に報告されている。
積層したポリサイド膜では、後工程の例えばＢＰＳＧ膜
を用いた平坦化等の熱処理により、ｐ＋ポリシリコン中
のｐ型不純物であるボロンおよびｎ＋ポリシリコン中の
ｎ型不純物であるリンあるいはヒ素が、シリサイド膜中
を相互に拡散し、ポリサイド膜をＭＯＳＦＥＴのゲート
電極に用いた時にはスレシュホールド電圧（Ｖｔ）の変
動が起こる。なお、このＶｔの変動はＰチャンネル型Ｍ
ＯＳＦＥＴにのみ発生し、Ｎチャンネル型ＭＯＳＦＥＴ
では発生しない。この現象は、例えばアイ・イー・イー
・イー エレクトロン・デバイス・レター、ボリューム
１２、ＩＥＥＥ、ＥＤＬ，ｖｏｌ．１２ｐ６９６−６９
８，１９９１に記載されている。同様に、ｎ＋拡散層お
よびｐ＋拡散層をつなぐ配線に用いた時はコンタクト抵
抗が高くなる。また、このシリサイドを介した拡散を防
ぐため、ポリシリコンとシリサイドの間に拡散防止膜を
形成する方法が報告されている。このような半導体装置
あるいは半導体装置の製造方法は、たとえば、特開平１
ー２６５５４２号公報あるいは特開平２ー１９２１６１
号公報に報告されている。
【０００６】
【発明が解決しようとする課題】しかしながら上記のポ
リサイド膜の形成方法においては、拡散防止膜に使用し
ているチタンナイトライド膜（ＴｉＮ）の拡散防止効果
がＮ／Ｔｉ組成比、不純物として含まれる酸素の量ある
いは結晶粒経・結晶方位等に大きく依存しており、プロ
セスが不安定である。特に、ポリサイド膜を配線として
用いる場合、コンタクト部においてＴｉＮ膜の膜厚が薄
くなり拡散防止効果がなくなり、ポリシリコン中のｐ型
不純物あるいはｎ型不純物がシリサイド膜中に拡散し、
さらにはシリサイド中を拡散することによってｐ型不純
物がｎ＋ポリシリコン膜に、ｎ型不純物がｐ＋ポリシリ
コン膜にまで到達し補償効果によるキャリア濃度低下の
ため、コンタクト抵抗が高くなるという問題を有してい
た。
リサイド膜の形成方法においては、拡散防止膜に使用し
ているチタンナイトライド膜（ＴｉＮ）の拡散防止効果
がＮ／Ｔｉ組成比、不純物として含まれる酸素の量ある
いは結晶粒経・結晶方位等に大きく依存しており、プロ
セスが不安定である。特に、ポリサイド膜を配線として
用いる場合、コンタクト部においてＴｉＮ膜の膜厚が薄
くなり拡散防止効果がなくなり、ポリシリコン中のｐ型
不純物あるいはｎ型不純物がシリサイド膜中に拡散し、
さらにはシリサイド中を拡散することによってｐ型不純
物がｎ＋ポリシリコン膜に、ｎ型不純物がｐ＋ポリシリ
コン膜にまで到達し補償効果によるキャリア濃度低下の
ため、コンタクト抵抗が高くなるという問題を有してい
た。
【０００７】本発明は上記問題点に鑑み、ポリサイド膜
中の同一のポリシリコン膜中に、ｎ＋領域およびｐ＋領
域が混在する半導体装置において、後工程の熱処理を行
っても、ポリサイド膜をＭＯＳＦＥＴのゲート電極に用
いた時にはＮチャンネル型ＭＯＳＦＥＴと同様にＰチャ
ンネル型ＭＯＳＦＥＴでもスレシュホールド電圧（Ｖ
ｔ）の変動が起こらず、またｎ＋拡散層およびｐ＋拡散
層を接続する配線に用いた時はｎ＋コンタクトと同様に
ｐ＋コンタクト抵抗も安定化可能な半導体装置およびそ
の製造方法を提供するものである。
中の同一のポリシリコン膜中に、ｎ＋領域およびｐ＋領
域が混在する半導体装置において、後工程の熱処理を行
っても、ポリサイド膜をＭＯＳＦＥＴのゲート電極に用
いた時にはＮチャンネル型ＭＯＳＦＥＴと同様にＰチャ
ンネル型ＭＯＳＦＥＴでもスレシュホールド電圧（Ｖ
ｔ）の変動が起こらず、またｎ＋拡散層およびｐ＋拡散
層を接続する配線に用いた時はｎ＋コンタクトと同様に
ｐ＋コンタクト抵抗も安定化可能な半導体装置およびそ
の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めの本発明の半導体装置およびその製造方法は、ｐチャ
ンネル型ＭＯＳトランジスタおよびｎチャンネル型ＭＯ
Ｓトランジスタを共に有し、ゲート電極あるいは配線と
してポリシリコン膜とシリサイド膜の多層膜を用い、前
記多層膜中の前記ポリシリコン膜がｐ＋領域およびｎ＋
領域を含み、前記シリサイド膜中のボロン濃度の勾配を
無くすものである。
めの本発明の半導体装置およびその製造方法は、ｐチャ
ンネル型ＭＯＳトランジスタおよびｎチャンネル型ＭＯ
Ｓトランジスタを共に有し、ゲート電極あるいは配線と
してポリシリコン膜とシリサイド膜の多層膜を用い、前
記多層膜中の前記ポリシリコン膜がｐ＋領域およびｎ＋
領域を含み、前記シリサイド膜中のボロン濃度の勾配を
無くすものである。
【０００９】
【作用】本発明は上記した構成により、シリサイド膜中
のボロンに濃度勾配がないため、ｐ＋ポリシリコン膜中
のｐ型不純物であるボロンが９００℃の熱処理を行って
もシリサイド膜中を拡散することがない。このため、ｐ
＋ポリシリコン膜中のｐ型不純物であるボロン濃度が低
下しない。また、シリサイド膜中のボロンは、ほとんど
ｎ＋ポリシリコン膜中に拡散せず、ｎ＋ポリシリコンの
ｎ型伝導性を維持できる。さらに、ポリサイド構造とし
ているため、ｐ＋ポリシリコン膜およびｎ＋ポリシリコ
ン膜の電気的導通が、主にシリサイド膜を介して行われ
るので、特別な接続領域を用いることなく可能となり、
さらにＢＰＳＧ膜を用いた平坦化等の９００℃程度の熱
処理を施しても本効果を持続することが可能となる。
のボロンに濃度勾配がないため、ｐ＋ポリシリコン膜中
のｐ型不純物であるボロンが９００℃の熱処理を行って
もシリサイド膜中を拡散することがない。このため、ｐ
＋ポリシリコン膜中のｐ型不純物であるボロン濃度が低
下しない。また、シリサイド膜中のボロンは、ほとんど
ｎ＋ポリシリコン膜中に拡散せず、ｎ＋ポリシリコンの
ｎ型伝導性を維持できる。さらに、ポリサイド構造とし
ているため、ｐ＋ポリシリコン膜およびｎ＋ポリシリコ
ン膜の電気的導通が、主にシリサイド膜を介して行われ
るので、特別な接続領域を用いることなく可能となり、
さらにＢＰＳＧ膜を用いた平坦化等の９００℃程度の熱
処理を施しても本効果を持続することが可能となる。
【００１０】
【実施例】（実施例１）以下本発明の第１の実施例とし
て、ポリシリコンとシリサイドの多層膜（ポリサイド
膜）をゲート電極に用いた場合の半導体装置について、
図面を参照しながら説明する。
て、ポリシリコンとシリサイドの多層膜（ポリサイド
膜）をゲート電極に用いた場合の半導体装置について、
図面を参照しながら説明する。
【００１１】図１は本発明の第１の実施例における半導
体装置の要部断面構成図である。図１において、１はｐ
型シリコン基板、２はシリコン基板１中に形成されたｎ
−ウエル、３は素子分離領域、４はｐチャンネル型ＭＯ
Ｓトランジスタ領域、５はｎチャンネル型ＭＯＳトラン
ジスタ領域、６はｐチャンネル型ＭＯＳトランジスタの
ソース・ドレイン領域となるｐ＋拡散層領域、７はｎチ
ャンネル型ＭＯＳトランジスタのソース・ドレイン領域
となるｎ＋拡散層領域、８はゲート酸化膜、９ａはｐ＋
ポリシリコン膜、９ｂはｎ＋ポリシリコン膜、１２は１
ｘ１０17ｃｍ-3以上のボロンを含み、ボロン濃度に勾配
のないタングステンシリサイド膜である。ポリシリコン
膜９およびタングステンシリサイド膜１２の２層膜によ
りポリサイド膜を構成する。なお、図中に示してあるｐ
＋拡散層領域６およびｎ＋拡散層領域７は、ゲート電極
直下には形成されない。
体装置の要部断面構成図である。図１において、１はｐ
型シリコン基板、２はシリコン基板１中に形成されたｎ
−ウエル、３は素子分離領域、４はｐチャンネル型ＭＯ
Ｓトランジスタ領域、５はｎチャンネル型ＭＯＳトラン
ジスタ領域、６はｐチャンネル型ＭＯＳトランジスタの
ソース・ドレイン領域となるｐ＋拡散層領域、７はｎチ
ャンネル型ＭＯＳトランジスタのソース・ドレイン領域
となるｎ＋拡散層領域、８はゲート酸化膜、９ａはｐ＋
ポリシリコン膜、９ｂはｎ＋ポリシリコン膜、１２は１
ｘ１０17ｃｍ-3以上のボロンを含み、ボロン濃度に勾配
のないタングステンシリサイド膜である。ポリシリコン
膜９およびタングステンシリサイド膜１２の２層膜によ
りポリサイド膜を構成する。なお、図中に示してあるｐ
＋拡散層領域６およびｎ＋拡散層領域７は、ゲート電極
直下には形成されない。
【００１２】次に、図１の半導体装置の製造方法につい
て図２の断面図を参照しながら説明する。
て図２の断面図を参照しながら説明する。
【００１３】図２（ａ）では、面方位（１００）を有す
るＰ型シリコン基板１中にイオン注入と熱拡散法を用い
てｎ−ウエル２を形成し、前記基板１上に典型的な選択
酸化法により素子分離領域３を形成する。前記ｎ−ウエ
ル２領域には、ｐチャンネル型ＭＯＳトランジスタ領域
４が形成され，ｎ−ウエル２領域以外にはｎチャンネル
型ＭＯＳトランジスタ領域５が形成される。その後、前
記基板１上にゲート酸化膜８が１０ｎｍの厚さ形成さ
れ、前記ゲート酸化膜８上に、ポリシリコン膜９を堆積
した後、ｎチャンネル型ＭＯＳトランジスタ領域５をフ
ォトレジスト１０で覆い、ポリシリコン膜９にＢ+イオ
ンを、加速エネルギー１０ＫｅＶ、ドーズ量６ｘ１０15
ｃｍ-2の条件でイオン注入を行い、ポリシリコン膜９を
ｐ＋ポリシリコン膜９ａとする。
るＰ型シリコン基板１中にイオン注入と熱拡散法を用い
てｎ−ウエル２を形成し、前記基板１上に典型的な選択
酸化法により素子分離領域３を形成する。前記ｎ−ウエ
ル２領域には、ｐチャンネル型ＭＯＳトランジスタ領域
４が形成され，ｎ−ウエル２領域以外にはｎチャンネル
型ＭＯＳトランジスタ領域５が形成される。その後、前
記基板１上にゲート酸化膜８が１０ｎｍの厚さ形成さ
れ、前記ゲート酸化膜８上に、ポリシリコン膜９を堆積
した後、ｎチャンネル型ＭＯＳトランジスタ領域５をフ
ォトレジスト１０で覆い、ポリシリコン膜９にＢ+イオ
ンを、加速エネルギー１０ＫｅＶ、ドーズ量６ｘ１０15
ｃｍ-2の条件でイオン注入を行い、ポリシリコン膜９を
ｐ＋ポリシリコン膜９ａとする。
【００１４】図２（ｂ）では、その後、フォトレジスト
１０を除去し、ｐチャンネル型ＭＯＳトランジスタ領域
５をフォトレジスト１１で覆い、ポリシリコン膜９にＡ
ｓ+イオンを、加速エネルギー２０ＫｅＶ、ドーズ量１
ｘ１０15ｃｍ-2の条件でイオン注入を行い、ポリシリコ
ン膜９をｎ＋ポリシリコン膜９ｂとする。
１０を除去し、ｐチャンネル型ＭＯＳトランジスタ領域
５をフォトレジスト１１で覆い、ポリシリコン膜９にＡ
ｓ+イオンを、加速エネルギー２０ＫｅＶ、ドーズ量１
ｘ１０15ｃｍ-2の条件でイオン注入を行い、ポリシリコ
ン膜９をｎ＋ポリシリコン膜９ｂとする。
【００１５】図２（ｃ）では、その後、フォトレジスト
１１を除去し、タングステンシリサイド膜１２を２００
ｎｍ形成する。次に、全面にＢ+イオンを、加速エネル
ギー１０ＫｅＶ、ドーズ量６ｘ１０15ｃｍ-2の条件でイ
オン注入を行うことにより、前記タングステンシリサイ
ド膜１２中にボロンを１ｘ１０17ｃｍ-3以上含ませ、ボ
ロン濃度の勾配を無くす。
１１を除去し、タングステンシリサイド膜１２を２００
ｎｍ形成する。次に、全面にＢ+イオンを、加速エネル
ギー１０ＫｅＶ、ドーズ量６ｘ１０15ｃｍ-2の条件でイ
オン注入を行うことにより、前記タングステンシリサイ
ド膜１２中にボロンを１ｘ１０17ｃｍ-3以上含ませ、ボ
ロン濃度の勾配を無くす。
【００１６】次に、全面にシリコン酸化膜を２００ｎｍ
堆積する。その後、前記ｐ＋ポリシリコン膜９ａ，ｎ＋
ポリシリコン膜９ｂ、タングステンシリサイド膜１２お
よびシリコン酸化膜を所望の配線形状となるようにエッ
チングすることで、ゲート電極パターンと同時に、例え
ばｐチャンネル型ＭＯＳトランジスタのゲート電極とｎ
チャンネル型ＭＯＳトランジスタのゲート電極を接続す
る配線パターンを形成する。その後、ｐチャンネルＭＯ
Ｓトランジスタ領域４の表面領域にはＢＦ2+を加速エネ
ルギー３０ｋｅＶ、ドーズ量６ｘ１０15ｃｍー2の条件の
イオン注入を行うことで、ソースあるいはドレイン領域
としてのｐ＋拡散層領域６が形成され、ｎチャンネル型
ＭＯＳトランジスタ領域５の表面領域にはＡｓ+を加速
エネルギー４０ｋｅＶ、ドーズ量６ｘ１０15ｃｍー2の条
件のイオン注入を行うことで、ソースあるいはドレイン
領域としてのｎ＋拡散層領域７が形成される。その後
は、公知の絶縁膜形成法および配線形成法を用いて、ソ
ース、ドレイン、およびゲート電極に例えばアルミ合金
等から成る配線を行うことで、半導体装置を完成する。
堆積する。その後、前記ｐ＋ポリシリコン膜９ａ，ｎ＋
ポリシリコン膜９ｂ、タングステンシリサイド膜１２お
よびシリコン酸化膜を所望の配線形状となるようにエッ
チングすることで、ゲート電極パターンと同時に、例え
ばｐチャンネル型ＭＯＳトランジスタのゲート電極とｎ
チャンネル型ＭＯＳトランジスタのゲート電極を接続す
る配線パターンを形成する。その後、ｐチャンネルＭＯ
Ｓトランジスタ領域４の表面領域にはＢＦ2+を加速エネ
ルギー３０ｋｅＶ、ドーズ量６ｘ１０15ｃｍー2の条件の
イオン注入を行うことで、ソースあるいはドレイン領域
としてのｐ＋拡散層領域６が形成され、ｎチャンネル型
ＭＯＳトランジスタ領域５の表面領域にはＡｓ+を加速
エネルギー４０ｋｅＶ、ドーズ量６ｘ１０15ｃｍー2の条
件のイオン注入を行うことで、ソースあるいはドレイン
領域としてのｎ＋拡散層領域７が形成される。その後
は、公知の絶縁膜形成法および配線形成法を用いて、ソ
ース、ドレイン、およびゲート電極に例えばアルミ合金
等から成る配線を行うことで、半導体装置を完成する。
【００１７】次に、熱処理を行った後のポリサイド膜中
の、不純物の分布を解析した結果について説明する。図
３に、タングステンシリサイド膜とポリシリコン膜の２
層構造のポリサイド膜において、熱処理前後のボロン濃
度の厚さ方向の分布を示す。熱処理は９００℃の温度
で、３０分間行った。図３（Ａ）に示すように、熱処理
前にポリシリコン中にのみボロンが注入されておりシリ
サイド中には存在しない場合には、熱処理によりポリシ
リコン膜中のボロンの６０〜９０％がタングステンシリ
サイド膜中およびタングステンシリサイド膜表面まで拡
散し、その結果ポリシリコン膜中のボロン濃度が低下す
る。図５（Ａ）に従来の半導体装置における不純物の拡
散経路を模式的に示す。ポリシリコン膜中からタングス
テンシリサイド膜中へのボロンの拡散は図５（Ａ）中の
ボロンの拡散１に相当し、この拡散量は図３の結果より
非常に多いことが解る。このため、ｐチャンネル型ＭＯ
Ｓトランジスタおよびｎチャンネル型ＭＯＳトランジス
タが存在する半導体装置では、ｎ型ポリサイドのタング
ステンシリサイド膜中にボロンが存在しない場合、ｐ型
ポリサイド領域のポリシリコン膜中に存在するボロンは
ｎポリサイド領域のタングステンシリサイド膜中にも拡
散し、さらにボロン濃度は低下する。このボロンの拡散
は図５（Ａ）のボロンの拡散２に相当し、拡散量は非常
に多い。
の、不純物の分布を解析した結果について説明する。図
３に、タングステンシリサイド膜とポリシリコン膜の２
層構造のポリサイド膜において、熱処理前後のボロン濃
度の厚さ方向の分布を示す。熱処理は９００℃の温度
で、３０分間行った。図３（Ａ）に示すように、熱処理
前にポリシリコン中にのみボロンが注入されておりシリ
サイド中には存在しない場合には、熱処理によりポリシ
リコン膜中のボロンの６０〜９０％がタングステンシリ
サイド膜中およびタングステンシリサイド膜表面まで拡
散し、その結果ポリシリコン膜中のボロン濃度が低下す
る。図５（Ａ）に従来の半導体装置における不純物の拡
散経路を模式的に示す。ポリシリコン膜中からタングス
テンシリサイド膜中へのボロンの拡散は図５（Ａ）中の
ボロンの拡散１に相当し、この拡散量は図３の結果より
非常に多いことが解る。このため、ｐチャンネル型ＭＯ
Ｓトランジスタおよびｎチャンネル型ＭＯＳトランジス
タが存在する半導体装置では、ｎ型ポリサイドのタング
ステンシリサイド膜中にボロンが存在しない場合、ｐ型
ポリサイド領域のポリシリコン膜中に存在するボロンは
ｎポリサイド領域のタングステンシリサイド膜中にも拡
散し、さらにボロン濃度は低下する。このボロンの拡散
は図５（Ａ）のボロンの拡散２に相当し、拡散量は非常
に多い。
【００１８】これに対し図３（Ｂ）に示すように、タン
グステンシリサイド膜中にのみボロンが注入されている
場合は、熱処理を行ってもタングステンシリサイド膜か
らポリシリコン膜へのボロン拡散量は１０％以下であ
る。ポリシリコン膜中にヒ素が含まれている場合、この
ボロンの拡散量はさらに少なくなる。このボロンの拡散
は図５（Ａ）のボロンの拡散３に相当し拡散量は少な
い。すなわち、ボロンはポリシリコン膜中よりシリサイ
ド膜中の方が高濃度となって平衡に達することが解っ
た。なお、図５（Ａ）のポリシリコン膜中を拡散するボ
ロンの拡散４はシリサイド膜中を拡散するボロンの拡散
２と比べて非常に少ない。
グステンシリサイド膜中にのみボロンが注入されている
場合は、熱処理を行ってもタングステンシリサイド膜か
らポリシリコン膜へのボロン拡散量は１０％以下であ
る。ポリシリコン膜中にヒ素が含まれている場合、この
ボロンの拡散量はさらに少なくなる。このボロンの拡散
は図５（Ａ）のボロンの拡散３に相当し拡散量は少な
い。すなわち、ボロンはポリシリコン膜中よりシリサイ
ド膜中の方が高濃度となって平衡に達することが解っ
た。なお、図５（Ａ）のポリシリコン膜中を拡散するボ
ロンの拡散４はシリサイド膜中を拡散するボロンの拡散
２と比べて非常に少ない。
【００１９】次に、図４にタングステンシリサイド膜と
ポリシリコン膜の２層構造のポリサイド膜において、熱
処理前後のヒ素の濃度の厚さ方向の分布を解析した結果
を示す。ヒ素注入後の熱処理は、９００℃の温度で、３
０分間行った。図４（Ａ）に示すように、ポリサイド膜
のポリシリコン膜中にヒ素が注入されている場合は、熱
処理によるポリシリコン膜からタングステンシリサイド
膜へのヒ素の拡散量は３０％以下である。このヒ素の拡
散は図５（Ａ）のヒ素の拡散１に相当し、拡散量は少な
い。これに対し、タングステンシリサイド膜中にヒ素が
分布している場合は、熱処理を行うことによるタングス
テンシリサイド膜からポリシリコン膜へのヒ素の拡散量
は６０％以上であり、ヒ素はシリサイド膜中よりポリシ
リコン膜中で高濃度となって平衡に達する。このヒ素の
拡散は図５（Ａ）のヒ素の拡散３に相当する。
ポリシリコン膜の２層構造のポリサイド膜において、熱
処理前後のヒ素の濃度の厚さ方向の分布を解析した結果
を示す。ヒ素注入後の熱処理は、９００℃の温度で、３
０分間行った。図４（Ａ）に示すように、ポリサイド膜
のポリシリコン膜中にヒ素が注入されている場合は、熱
処理によるポリシリコン膜からタングステンシリサイド
膜へのヒ素の拡散量は３０％以下である。このヒ素の拡
散は図５（Ａ）のヒ素の拡散１に相当し、拡散量は少な
い。これに対し、タングステンシリサイド膜中にヒ素が
分布している場合は、熱処理を行うことによるタングス
テンシリサイド膜からポリシリコン膜へのヒ素の拡散量
は６０％以上であり、ヒ素はシリサイド膜中よりポリシ
リコン膜中で高濃度となって平衡に達する。このヒ素の
拡散は図５（Ａ）のヒ素の拡散３に相当する。
【００２０】以上より、ポリサイド膜を熱処理すること
で、ｐ型不純物であるボロンはシリサイド膜中で高濃度
になり、逆に、ｎ型不純物であるヒ素はポリシリコン膜
中で高濃度になることがわかる。本発明は、この不純物
の分布特性を利用したもので、ｐチャンネル型ＭＯＳト
ランジスタのゲート電極とｎチャンネル型ＭＯＳトラン
ジスタのゲート電極とそれらを接続する配線とを、連続
したポリサイドで形成することを可能にするものであ
る。本発明による半導体装置における不純物の拡散経路
を模式的に図５（Ｂ）に示す。図５（Ｂ）中の点線で示
す矢印は、本発明により無くなる拡散経路である。ま
ず、ｐチャンネルＭＯＳトランジスタ領域のタングステ
ンシリサイド１２中にボロンを含ませｐ＋ポリシリコン
９ａ中のボロン濃度と同程度としておくことにより、熱
処理を行っても、ｐ＋ポリシリコン９ａ中のボロンがタ
ングステンシリサイド１２中に拡散しない。このボロン
の拡散は、図５（Ｂ）中のボロンの拡散１に相当し本発
明によりなくなる。さらに、ｎチャンネルＭＯＳトラン
ジスタ領域のタングステンシリサイド１２中にもｐチャ
ンネルＭＯＳトランジスタ領域のタングステンシリサイ
ド１２中と同程度のボロンを含ませボロン濃度の勾配を
無くしておくことで、タングステンシリサイド１２中で
のｐチャンネル領域からｎチャンネル領域へのボロンの
拡散は発生しない。このボロンの拡散は図５（Ｂ）中の
ボロンの拡散２に相当し本発明によりなくなる。このた
め、ｐ＋ポリシリコン９ａ中のボロン濃度が低下しな
い。
で、ｐ型不純物であるボロンはシリサイド膜中で高濃度
になり、逆に、ｎ型不純物であるヒ素はポリシリコン膜
中で高濃度になることがわかる。本発明は、この不純物
の分布特性を利用したもので、ｐチャンネル型ＭＯＳト
ランジスタのゲート電極とｎチャンネル型ＭＯＳトラン
ジスタのゲート電極とそれらを接続する配線とを、連続
したポリサイドで形成することを可能にするものであ
る。本発明による半導体装置における不純物の拡散経路
を模式的に図５（Ｂ）に示す。図５（Ｂ）中の点線で示
す矢印は、本発明により無くなる拡散経路である。ま
ず、ｐチャンネルＭＯＳトランジスタ領域のタングステ
ンシリサイド１２中にボロンを含ませｐ＋ポリシリコン
９ａ中のボロン濃度と同程度としておくことにより、熱
処理を行っても、ｐ＋ポリシリコン９ａ中のボロンがタ
ングステンシリサイド１２中に拡散しない。このボロン
の拡散は、図５（Ｂ）中のボロンの拡散１に相当し本発
明によりなくなる。さらに、ｎチャンネルＭＯＳトラン
ジスタ領域のタングステンシリサイド１２中にもｐチャ
ンネルＭＯＳトランジスタ領域のタングステンシリサイ
ド１２中と同程度のボロンを含ませボロン濃度の勾配を
無くしておくことで、タングステンシリサイド１２中で
のｐチャンネル領域からｎチャンネル領域へのボロンの
拡散は発生しない。このボロンの拡散は図５（Ｂ）中の
ボロンの拡散２に相当し本発明によりなくなる。このた
め、ｐ＋ポリシリコン９ａ中のボロン濃度が低下しな
い。
【００２１】本発明においてタングステンシリサイド膜
中のボロン濃度の勾配を無くすのは、後の熱処理による
ボロンの拡散２の発生を防ぐためである。このため、タ
ングステンシリサイド膜中のボロン濃度に多少のばらつ
きがあっても、熱処理を行った後のボロン濃度変化が特
性に影響しなければ問題ない。
中のボロン濃度の勾配を無くすのは、後の熱処理による
ボロンの拡散２の発生を防ぐためである。このため、タ
ングステンシリサイド膜中のボロン濃度に多少のばらつ
きがあっても、熱処理を行った後のボロン濃度変化が特
性に影響しなければ問題ない。
【００２２】また、図３（Ｂ）の結果より、タングステ
ンシリサイド膜１２にボロンを含んでいても、ボロン
が、タングステンシリサイド膜１２からｎ＋ポリシリコ
ン９ａに拡散することはない。このボロンの拡散は図５
（Ｂ）中のボロンの拡散３に相当するが、本発明の構成
によっても特性上問題となる量まで増加しない。さら
に、図４（Ａ）の結果より、ｎ＋ポリシリコン膜９ｂ中
のヒ素はｎ＋ポリシリコン９ｂからタングステンシリサ
イド１２に拡散することはなく、このためタングステン
シリサイド１２中を拡散してｐ＋ポリシリコン９ａに到
達することは全くない。つまり、図５（Ａ）中のヒ素の
拡散２は、ヒ素の拡散１が少ないため問題とならず、さ
らにヒ素の拡散３はヒ素の拡散２が少ないため、問題と
ならない。また、ポリシリコン膜中のヒ素の拡散４は少
なく問題ない。
ンシリサイド膜１２にボロンを含んでいても、ボロン
が、タングステンシリサイド膜１２からｎ＋ポリシリコ
ン９ａに拡散することはない。このボロンの拡散は図５
（Ｂ）中のボロンの拡散３に相当するが、本発明の構成
によっても特性上問題となる量まで増加しない。さら
に、図４（Ａ）の結果より、ｎ＋ポリシリコン膜９ｂ中
のヒ素はｎ＋ポリシリコン９ｂからタングステンシリサ
イド１２に拡散することはなく、このためタングステン
シリサイド１２中を拡散してｐ＋ポリシリコン９ａに到
達することは全くない。つまり、図５（Ａ）中のヒ素の
拡散２は、ヒ素の拡散１が少ないため問題とならず、さ
らにヒ素の拡散３はヒ素の拡散２が少ないため、問題と
ならない。また、ポリシリコン膜中のヒ素の拡散４は少
なく問題ない。
【００２３】以上のように、ｐチャンネル型ＭＯＳトラ
ンジスタのゲート電極はｐ＋ポリシリコンであり、ｎチ
ャンネル型ＭＯＳトランジスタのゲート電極はｎ＋ポリ
シリコンであるポリサイドを用いた本半導体装置におい
て、タングステンシリサイド１２にボロンを含ませるこ
とにより、熱処理を行っても、ｐ＋ポリシリコン９ａ中
のボロンは減少することがなく、またｎ＋ポリシリコン
９ｂ中のヒ素は、ｐ＋ポリシリコン９ａに拡散すること
がない。そのためｎチャンネル型ＭＯＳトランジスタの
スレッシュホールド電圧（Ｖｔ）と同様にｐチャンネル
型ＭＯＳトランジスタのスレシュホールド電圧（Ｖｔ）
も変動しない。
ンジスタのゲート電極はｐ＋ポリシリコンであり、ｎチ
ャンネル型ＭＯＳトランジスタのゲート電極はｎ＋ポリ
シリコンであるポリサイドを用いた本半導体装置におい
て、タングステンシリサイド１２にボロンを含ませるこ
とにより、熱処理を行っても、ｐ＋ポリシリコン９ａ中
のボロンは減少することがなく、またｎ＋ポリシリコン
９ｂ中のヒ素は、ｐ＋ポリシリコン９ａに拡散すること
がない。そのためｎチャンネル型ＭＯＳトランジスタの
スレッシュホールド電圧（Ｖｔ）と同様にｐチャンネル
型ＭＯＳトランジスタのスレシュホールド電圧（Ｖｔ）
も変動しない。
【００２４】（実施例２）本発明の第２の実施例とし
て、ポリサイドを配線に用いた場合の半導体装置につい
て説明する。図６は本半導体装置の要部断面構成図であ
る。図６において、１はｐ型シリコン基板、２はシリコ
ン基板１中に形成されたｎ−ウエル、３は素子分離領
域、４はｐチャンネル型ＭＯＳトランジスタ領域、５は
ｎチャンネル型ＭＯＳトランジスタ領域、６はｐ＋拡散
層領域、７はｎ＋拡散層領域、８はゲート酸化膜、１３
は層間絶縁膜、１４は層間絶縁膜１３に開口したコンタ
クトホール、１５ａはｐ＋ポリシリコン膜、１５ｂはｎ
＋ポリシリコン膜、１６はタングステンシリサイド膜で
ある。なお、図１中の、ｐ＋ポリシリコン膜９ａ、ｎ＋
ポリシリコン膜９ｂ、タングステンシリサイド膜１２
は、表示されないヶ所の断面構成図である。
て、ポリサイドを配線に用いた場合の半導体装置につい
て説明する。図６は本半導体装置の要部断面構成図であ
る。図６において、１はｐ型シリコン基板、２はシリコ
ン基板１中に形成されたｎ−ウエル、３は素子分離領
域、４はｐチャンネル型ＭＯＳトランジスタ領域、５は
ｎチャンネル型ＭＯＳトランジスタ領域、６はｐ＋拡散
層領域、７はｎ＋拡散層領域、８はゲート酸化膜、１３
は層間絶縁膜、１４は層間絶縁膜１３に開口したコンタ
クトホール、１５ａはｐ＋ポリシリコン膜、１５ｂはｎ
＋ポリシリコン膜、１６はタングステンシリサイド膜で
ある。なお、図１中の、ｐ＋ポリシリコン膜９ａ、ｎ＋
ポリシリコン膜９ｂ、タングステンシリサイド膜１２
は、表示されないヶ所の断面構成図である。
【００２５】次に、図６の半導体装置の製造方法につい
て説明する。ｐ＋拡散層領域６およびｎ＋拡散層領域７
までの形成工程は、第１の実施例と同じである。その
後、全面に層間絶縁膜１３を形成した後、層間膜１３に
対しコンタクトホール１４を開口する。その後、フッ酸
を含む水溶液を用いたディップエッチを行うことで界面
の自然酸化膜を除去した後、図１におけるｐ＋ポリシリ
コン膜９ａおよびｎ＋ポリシリコン膜９ｂを形成すると
きと同様な方法を用いて、ｐ＋ポリシリコン膜１５ａお
よびｎ＋ポリシリコン膜１５ｂを形成する。その後、タ
ングステンシリサイド膜１６を、タングステンシリサイ
ド膜１２と同様な方法を用いて形成し、第一の実施例と
同様な方法を用いて、タングステンシリサイド膜１６中
にボロンを含ませる。
て説明する。ｐ＋拡散層領域６およびｎ＋拡散層領域７
までの形成工程は、第１の実施例と同じである。その
後、全面に層間絶縁膜１３を形成した後、層間膜１３に
対しコンタクトホール１４を開口する。その後、フッ酸
を含む水溶液を用いたディップエッチを行うことで界面
の自然酸化膜を除去した後、図１におけるｐ＋ポリシリ
コン膜９ａおよびｎ＋ポリシリコン膜９ｂを形成すると
きと同様な方法を用いて、ｐ＋ポリシリコン膜１５ａお
よびｎ＋ポリシリコン膜１５ｂを形成する。その後、タ
ングステンシリサイド膜１６を、タングステンシリサイ
ド膜１２と同様な方法を用いて形成し、第一の実施例と
同様な方法を用いて、タングステンシリサイド膜１６中
にボロンを含ませる。
【００２６】以上のように、本実施例においては、本発
明により形成したポリサイドを配線として使用する場合
でも、第一の実施例と同様に、タングステンシリサイド
膜１６にボロンを含ませることにより、熱処理を行って
もｐ＋ポリシリコン膜１５ａ中のボロンは減少すること
がなく、またｎ＋ポリシリコン膜１５ｂ中のヒ素は、ｐ
＋ポリシリコン膜１５ａに拡散することがない。このこ
とにより、ｐ＋拡散層領域６とｎ＋拡散層領域７とを本
発明のポリサイドにより接続しても、ｎ＋ポリシリコン
膜１５ｂとｎ＋拡散層領域７のコンタクト抵抗と同様
に、ｐ＋ポリシリコン膜１５ａとｐ＋拡散層領域６のコ
ンタクト抵抗も高くならない。
明により形成したポリサイドを配線として使用する場合
でも、第一の実施例と同様に、タングステンシリサイド
膜１６にボロンを含ませることにより、熱処理を行って
もｐ＋ポリシリコン膜１５ａ中のボロンは減少すること
がなく、またｎ＋ポリシリコン膜１５ｂ中のヒ素は、ｐ
＋ポリシリコン膜１５ａに拡散することがない。このこ
とにより、ｐ＋拡散層領域６とｎ＋拡散層領域７とを本
発明のポリサイドにより接続しても、ｎ＋ポリシリコン
膜１５ｂとｎ＋拡散層領域７のコンタクト抵抗と同様
に、ｐ＋ポリシリコン膜１５ａとｐ＋拡散層領域６のコ
ンタクト抵抗も高くならない。
【００２７】なお、上記実施例では、タングステンシリ
サイド膜を形成後、全面にボロンを含ませていたが、本
発明は図５中のボロンの拡散２が発生しないものであれ
ばどのようなものでも良い。例えば、少なくともｐ＋ポ
リシリコン領域以外の箇所のタングステンシリサイド膜
にボロンを含ませた場合でも、図５中のボロンの拡散２
は発生せず同様の効果が得られる。つまり、いくらｐ＋
領域のボロン濃度を高くしても、ｐ＋領域以外のタング
ステンシリサイド中にボロンが存在しなければ、必ず図
５中のボロンの拡散２が発生し、後の熱処理によりｐ＋
領域中のボロン濃度は減少していく。本発明は、ボロン
が拡散していくであろう箇所にもあらかじめボロンを含
ませておき、後の熱処理によるボロン濃度の低下を防ぐ
ものである。
サイド膜を形成後、全面にボロンを含ませていたが、本
発明は図５中のボロンの拡散２が発生しないものであれ
ばどのようなものでも良い。例えば、少なくともｐ＋ポ
リシリコン領域以外の箇所のタングステンシリサイド膜
にボロンを含ませた場合でも、図５中のボロンの拡散２
は発生せず同様の効果が得られる。つまり、いくらｐ＋
領域のボロン濃度を高くしても、ｐ＋領域以外のタング
ステンシリサイド中にボロンが存在しなければ、必ず図
５中のボロンの拡散２が発生し、後の熱処理によりｐ＋
領域中のボロン濃度は減少していく。本発明は、ボロン
が拡散していくであろう箇所にもあらかじめボロンを含
ませておき、後の熱処理によるボロン濃度の低下を防ぐ
ものである。
【００２８】なおゲート酸化膜８は、酸化膜以外の例え
ば窒化酸化膜等を用いても良い。また、ｎ＋ポリシリコ
ンおよびｐ＋ポリシリコンはイオン注入法を用いて形成
したが、熱拡散法を用いても良い。またシリサイドとし
てタングステンシリサイドを用いたが、チタンシリサイ
ド膜あるいはモリブデンシリサイド膜等の他のシリサイ
ドを用いても同様の効果が得られる。また、ｎ型不純物
としてヒ素を用いたが、リンを用いても同様の効果が得
られる。また、ボロンを含ませる方法として、Ｂ+のイ
オン注入を用いたが、ＢＦ2+のイオン注入を行っても同
様の効果が得られる。さらに、実施例では、ｐチャンネ
ル型ＭＯＳトランジスタのゲート電極とｎチャンネル型
ＭＯＳトランジスタのゲート電極とそれらを接続する配
線とを、連続したポリサイドにより一体化する例と、ｐ
＋拡散層領域６とｎ＋拡散層領域７とを連続したポリサ
イドにより接続する例とについて説明したが、拡散層と
ゲート電極等他の部分同志を接続することももちろん可
能である。
ば窒化酸化膜等を用いても良い。また、ｎ＋ポリシリコ
ンおよびｐ＋ポリシリコンはイオン注入法を用いて形成
したが、熱拡散法を用いても良い。またシリサイドとし
てタングステンシリサイドを用いたが、チタンシリサイ
ド膜あるいはモリブデンシリサイド膜等の他のシリサイ
ドを用いても同様の効果が得られる。また、ｎ型不純物
としてヒ素を用いたが、リンを用いても同様の効果が得
られる。また、ボロンを含ませる方法として、Ｂ+のイ
オン注入を用いたが、ＢＦ2+のイオン注入を行っても同
様の効果が得られる。さらに、実施例では、ｐチャンネ
ル型ＭＯＳトランジスタのゲート電極とｎチャンネル型
ＭＯＳトランジスタのゲート電極とそれらを接続する配
線とを、連続したポリサイドにより一体化する例と、ｐ
＋拡散層領域６とｎ＋拡散層領域７とを連続したポリサ
イドにより接続する例とについて説明したが、拡散層と
ゲート電極等他の部分同志を接続することももちろん可
能である。
【００２９】
【発明の効果】本発明の半導体装置の製造方法は、ｐ＋
ポリシリコンおよびｎ＋ポリシリコンを含むポリサイド
膜において、タングステンシリサイド膜全面にボロンを
含ませることにより、熱処理を行っても、ｐ＋ポリシリ
コン膜中のボロンは減少することがなく、またｎ＋ポリ
シリコン膜中のヒ素は、ｐ＋ポリシリコン膜に拡散する
ことがない。このため、ポリサイド膜をＭＯＳＦＥＴの
ゲート電極に用いて熱処理を行っても、スレシュホール
ド電圧（Ｖｔ）の変動が起こらず、またｎ＋拡散層およ
びｐ＋拡散層をつなぐ配線に用いた時はコンタクト抵抗
が高くならない。さらに、ポリサイド構造としているた
め、ｐ＋ポリシリコンおよびｎ＋ポリシリコンの電気的
導通が、コンタクトを用いることなく可能となり、さら
に９００℃の熱処理を施しても効果が維持されるので、
ＢＰＳＧ膜を用いた平坦化が可能となる。また、従来横
方向の拡散の影響を防止するためにｐ＋領域とｎ＋領域
の距離を大きくとる必要があったが、本発明の構造とす
ることでこの距離を短くすることが可能となるため、集
積回路素子面積の縮小化にも大きく貢献することができ
る。
ポリシリコンおよびｎ＋ポリシリコンを含むポリサイド
膜において、タングステンシリサイド膜全面にボロンを
含ませることにより、熱処理を行っても、ｐ＋ポリシリ
コン膜中のボロンは減少することがなく、またｎ＋ポリ
シリコン膜中のヒ素は、ｐ＋ポリシリコン膜に拡散する
ことがない。このため、ポリサイド膜をＭＯＳＦＥＴの
ゲート電極に用いて熱処理を行っても、スレシュホール
ド電圧（Ｖｔ）の変動が起こらず、またｎ＋拡散層およ
びｐ＋拡散層をつなぐ配線に用いた時はコンタクト抵抗
が高くならない。さらに、ポリサイド構造としているた
め、ｐ＋ポリシリコンおよびｎ＋ポリシリコンの電気的
導通が、コンタクトを用いることなく可能となり、さら
に９００℃の熱処理を施しても効果が維持されるので、
ＢＰＳＧ膜を用いた平坦化が可能となる。また、従来横
方向の拡散の影響を防止するためにｐ＋領域とｎ＋領域
の距離を大きくとる必要があったが、本発明の構造とす
ることでこの距離を短くすることが可能となるため、集
積回路素子面積の縮小化にも大きく貢献することができ
る。
【図１】本発明の第１の実施例における半導体装置の要
部断面構成図
部断面構成図
【図２】同実施例における要部工程断面図
【図３】熱処理を行った後のポリサイド膜中の、ボロン
の分布図
の分布図
【図４】熱処理を行った後のポリサイド膜中の、ヒ素の
分布図
分布図
【図５】不純物の拡散経路を模式的に示した図
【図６】本発明の第２の実施例における半導体装置の要
部断面構成図
部断面構成図
１ シリコン基板 ２ ｎ−ウエル ３ 素子分離領域 ４ ｐチャンネル型ＭＯＳトランジスタ領域 ５ ｎチャンネル型ＭＯＳトランジスタ領域 ６ ｐ＋拡散層領域 ７ ｎ＋拡散層領域 ８ ゲート酸化膜 ９ａ、１５ａ ｐ＋ポリシリコン膜 ９ｂ、１５ｂ ｎ＋ポリシリコン膜 １０、１２ レジスト １３、１６ タングステンシリサイド膜 １３ 層間絶縁膜 １４ コンタクトホール
Claims (5)
- 【請求項１】ｐチャンネル型ＭＯＳトランジスタおよび
ｎチャンネル型ＭＯＳトランジスタを共に有し、前記ｐ
チャンネル型ＭＯＳトランジスタおよびｎチャンネル型
ＭＯＳトランジスタのゲート電極として、ポリシリコン
膜とシリサイド膜の多層膜を用い、前記多層膜中の前記
ポリシリコン膜がｐ＋領域およびｎ＋領域を含み、前記
シリサイド膜中に存在するボロンの濃度に勾配が無いこ
とを特徴とする半導体装置。 - 【請求項２】ｐチャンネル型ＭＯＳトランジスタおよび
ｎチャンネル型ＭＯＳトランジスタを共に有し、前記ｐ
チャンネル型ＭＯＳトランジスタおよびｎチャンネル型
ＭＯＳトランジスタのｐ＋拡散層領域とｎ＋拡散層領域
を電気的に接続する配線として、ポリシリコン膜とシリ
サイド膜の多層膜を用い、前記多層膜中の前記ポリシリ
コン膜がｐ＋領域およびｎ＋領域を含み、前記シリサイ
ド膜中に存在するボロンの濃度に勾配が無いことを特徴
とする半導体装置。 - 【請求項３】ｐチャンネル型ＭＯＳトランジスタおよび
ｎチャンネル型ＭＯＳトランジスタを共に有し、前記ｐ
チャンネル型ＭＯＳトランジスタおよびｎチャンネル型
ＭＯＳトランジスタのゲート電極として、ポリシリコン
膜とシリサイド膜の多層膜を用い、前記多層膜中の前記
ポリシリコン膜中にｐ＋領域およびｎ＋領域を共に有す
る半導体装置の製造方法において、前記多層膜を形成
後、前記多層膜中全面にボロンを含ませる工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項４】ｐチャンネル型ＭＯＳトランジスタおよび
ｎチャンネル型ＭＯＳトランジスタを共に有し、前記ｐ
チャンネル型ＭＯＳトランジスタおよびｎチャンネル型
ＭＯＳトランジスタのｐ＋拡散層領域とｎ＋拡散層領域
を電気的に接続する配線として、ポリシリコン膜とシリ
サイド膜の多層膜を用い、前記多層膜中の前記ポリシリ
コン膜中にｐ＋領域およびｎ＋領域を共に有する半導体
装置の製造方法において、前記多層膜を形成後、前記多
層膜中全面にボロンを含ませる工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項５】ポリシリコン膜とシリサイド膜の多層膜を
用い、前記多層膜中の前記ポリシリコン膜中にｐ＋領域
およびｎ＋領域を共に有する半導体装置の製造方法にお
いて、前記多層膜を形成後、前記多層膜中の少なくとも
ｐ＋領域以外にボロンを含ませる工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159165A JP2817518B2 (ja) | 1991-06-21 | 1992-06-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15000391 | 1991-06-21 | ||
| JP3-150003 | 1991-06-21 | ||
| JP4159165A JP2817518B2 (ja) | 1991-06-21 | 1992-06-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183117A true JPH05183117A (ja) | 1993-07-23 |
| JP2817518B2 JP2817518B2 (ja) | 1998-10-30 |
Family
ID=26479730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159165A Expired - Fee Related JP2817518B2 (ja) | 1991-06-21 | 1992-06-18 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2817518B2 (ja) |
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| AU719636B2 (en) * | 1996-04-25 | 2000-05-11 | Kyocera Corporation | Composite antenna |
| US6521955B1 (en) | 2000-04-19 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| JP2010512004A (ja) * | 2006-12-01 | 2010-04-15 | イーストマン コダック カンパニー | 撮像素子トランスファゲートデバイスにおけるシリサイドストラップ |
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| JPS60254766A (ja) * | 1984-05-22 | 1985-12-16 | シーメンス、アクチエンゲゼルシヤフト | ゲート電極およびｃｍｏｓ集積回路の製造方法 |
| JPS63209123A (ja) * | 1987-02-25 | 1988-08-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH02268426A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1992
- 1992-06-18 JP JP4159165A patent/JP2817518B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2817518B2 (ja) | 1998-10-30 |
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