JPH0294476A - 半導体装置のゲート電極の製造方法 - Google Patents
半導体装置のゲート電極の製造方法Info
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はＭＯＳダイオード、ＭＯＳＦＥＴ等の半導体
装置のゲート電極の製造方法に関する。
装置のゲート電極の製造方法に関する。
〈従来の技術〉
ＭＯ５構造の半導体装置は、その微細化と共に配線材料
の低抵抗化が要望されるようになってきた。一般に配線
材料として使用されるＷＳｉｘ、Ｍ。
の低抵抗化が要望されるようになってきた。一般に配線
材料として使用されるＷＳｉｘ、Ｍ。
Ｓｉｘは１００Ω’ｃｍ程度の抵抗値を示すが、Ｗ、Ｍ
。
。
等の純金属を用いれば比抵抗は！０Ω・ｃｍ前後の値に
なる。
なる。
従来、このような純金属を用いたゲート電極としては、
第２図（ａ）に示すような、Ｗ／ｎ”−ポリＳｉ構造の
電極がある。しかし、この電極は高温熱処理を行なうと
第２図（ｂ）に示すようにシリサイド反応が起こり、Ｗ
Ｓｉｘが生成されるという問題がある。
第２図（ａ）に示すような、Ｗ／ｎ”−ポリＳｉ構造の
電極がある。しかし、この電極は高温熱処理を行なうと
第２図（ｂ）に示すようにシリサイド反応が起こり、Ｗ
Ｓｉｘが生成されるという問題がある。
これを防止する対策としてＴｉＮをバリアメタルとして
用いたゲート電極が考えられる。このゲート電極の製造
方法は第３図に示すようにｎ＋ポリＳｉ膜上にＴｉをス
パッターリングで堆積した後、ＮｔまたはＮＨ３雰囲気
の下でＲＴＡ（ランプアニール）で加熱を行ない、さら
に、Ｗを堆積し、高温熱処理を行なうようにしている。
用いたゲート電極が考えられる。このゲート電極の製造
方法は第３図に示すようにｎ＋ポリＳｉ膜上にＴｉをス
パッターリングで堆積した後、ＮｔまたはＮＨ３雰囲気
の下でＲＴＡ（ランプアニール）で加熱を行ない、さら
に、Ｗを堆積し、高温熱処理を行なうようにしている。
しかし、ｎ＋−ポリＳｉ上のＴｉをＲＴＡで加熱すると
、第３図（ｂ）に示すように、ＴｉＮ膜が形成されると
同時に、ＴｉＳｉｘ膜が形成され、ＴｉＮ／ＴｉＳｉｘ
の２層膜になる。ＴｉＮ自身は高いバリア性を示すが、
９５０〜１０００℃の熱処理を行なうと、第３図（ｃ）
に示すように、下層のＴｉＳｉｘ膜が凝縮分解して、Ｔ
ｉＮ膜中にピンホールが形成されて、Ｗとｎ＋−ポリＳ
ｉとが反応して、ＷＳｉｘが生成されてしまう。
、第３図（ｂ）に示すように、ＴｉＮ膜が形成されると
同時に、ＴｉＳｉｘ膜が形成され、ＴｉＮ／ＴｉＳｉｘ
の２層膜になる。ＴｉＮ自身は高いバリア性を示すが、
９５０〜１０００℃の熱処理を行なうと、第３図（ｃ）
に示すように、下層のＴｉＳｉｘ膜が凝縮分解して、Ｔ
ｉＮ膜中にピンホールが形成されて、Ｗとｎ＋−ポリＳ
ｉとが反応して、ＷＳｉｘが生成されてしまう。
それゆえ、Ｔ ｉＳ ｉｘ膜の凝縮分解の影響を少なく
するため、Ｔ ｉＳ ｉｘ膜の厚さを薄くする必要があ
る。ＴｉＳｉｘ膜を薄くするために、Ｔｉ膜を薄くして
、ＲＴＡを行なうと、ＴｉＮ／ＴｉＳｉｘの膜厚比が増
加し、ＴｉＳｉｘ膜の形成される割合が減少する。した
がって、Ｔｉ層を薄くすると、ＴｉＮ膜自体も薄くなる
が、ＴｉＳｉｘ膜の形成される割合が大幅に減少するた
めに、高いバリア効果が得られる。実際、実験によると
Ｔｉ膜の厚さが８０人程度になるようにスパッタリング
すると、耐熱性のよいゲート電極構造が得られた。
するため、Ｔ ｉＳ ｉｘ膜の厚さを薄くする必要があ
る。ＴｉＳｉｘ膜を薄くするために、Ｔｉ膜を薄くして
、ＲＴＡを行なうと、ＴｉＮ／ＴｉＳｉｘの膜厚比が増
加し、ＴｉＳｉｘ膜の形成される割合が減少する。した
がって、Ｔｉ層を薄くすると、ＴｉＮ膜自体も薄くなる
が、ＴｉＳｉｘ膜の形成される割合が大幅に減少するた
めに、高いバリア効果が得られる。実際、実験によると
Ｔｉ膜の厚さが８０人程度になるようにスパッタリング
すると、耐熱性のよいゲート電極構造が得られた。
〈発明が解決しようとする課題〉
上記従来の方法では、耐熱性を良くするために、８０人
程度のＴｉ膜をスパッタリングで形成しているが、Ｔｉ
膜を厚さ８０人程度になるようにスパッタリングで安定
制御するのは極めて困難であり、特に実際の半導体装置
における段差の急峻な所ではこのような８０人の厚さで
はＴｉ膜が殆ど形成されないという問題がある。
程度のＴｉ膜をスパッタリングで形成しているが、Ｔｉ
膜を厚さ８０人程度になるようにスパッタリングで安定
制御するのは極めて困難であり、特に実際の半導体装置
における段差の急峻な所ではこのような８０人の厚さで
はＴｉ膜が殆ど形成されないという問題がある。
そこで、この発明の目的は、低抵抗であって、′「ｉを
含むバリア層が段差部の急峻な所でも形成できる厚さで
あってら、熱に対して安定であるような半導体装置のゲ
ート電極の製造方法を提供することにある。
含むバリア層が段差部の急峻な所でも形成できる厚さで
あってら、熱に対して安定であるような半導体装置のゲ
ート電極の製造方法を提供することにある。
く課題を解決するための手段〉
上記目的を達成するため、この発明はＴｉ膜の代わりに
ＴｉＷ膜を用い、このＴｉＷ膜の窒化物をバリアとして
用いることにより、Ｔｉの有効膜厚を薄くして、ＴｉＳ
ｉｘの生成を抑制して、バリア効果を上げることを特徴
としている。より詳しくは、不純物がドーピングされた
ポリＳｉ膜上にＴｉＷ膜を膜厚８０〜３００人になるよ
うに堆積し、このＴｉＷ膜をＮＨ，３でアニールして、
ＴｉＮおよびＷＮ膜を生成し、このＴｉＮおよびＷＮ膜
上にＷ膜を形成することを特徴としている。
ＴｉＷ膜を用い、このＴｉＷ膜の窒化物をバリアとして
用いることにより、Ｔｉの有効膜厚を薄くして、ＴｉＳ
ｉｘの生成を抑制して、バリア効果を上げることを特徴
としている。より詳しくは、不純物がドーピングされた
ポリＳｉ膜上にＴｉＷ膜を膜厚８０〜３００人になるよ
うに堆積し、このＴｉＷ膜をＮＨ，３でアニールして、
ＴｉＮおよびＷＮ膜を生成し、このＴｉＮおよびＷＮ膜
上にＷ膜を形成することを特徴としている。
く作用〉
ＴｉＷ膜はＮＨ，でアニールされ、ＴｉＮおよびＷＮ膜
が生成される。このとき、ＴｉＳｉｘも生成されるが、
Ｔｉに代えてＴｉＷを用いているため、またＴｉＷ膜の
厚さを３００Å以下としているためＴｉの有効膜厚が薄
くて、ＴｉＳｉｘの量は微少である・したがって、Ｔｉ
ＮおよびＷＮ膜は耐熱性が良く、下層の不純物がドーピ
ングされたポリＳｉ膜と上層のＷ膜とに対するバリア性
が良好である。
が生成される。このとき、ＴｉＳｉｘも生成されるが、
Ｔｉに代えてＴｉＷを用いているため、またＴｉＷ膜の
厚さを３００Å以下としているためＴｉの有効膜厚が薄
くて、ＴｉＳｉｘの量は微少である・したがって、Ｔｉ
ＮおよびＷＮ膜は耐熱性が良く、下層の不純物がドーピ
ングされたポリＳｉ膜と上層のＷ膜とに対するバリア性
が良好である。
また、ＴｉＷ膜の厚さを８０Å以上にしているので、こ
のＴｉＷ膜は段差の急峻な所でもスパッタリング等で形
成できる。
のＴｉＷ膜は段差の急峻な所でもスパッタリング等で形
成できる。
〈実施例〉
以下、この発明を図示の実施例により詳細に説明する。
第１図（ａ）に示すように、５１０ｗ層上のｎｌ−ポリ
Ｓｉ膜上にＴｉＷ膜を８０〜３００人の厚さにスパッタ
リングで堆積し、その後、Ｎ Ｈｓ雰囲気中で９００℃
でＲＴＡする。そうすると、ＴｉＷ膜が窒化されて、第
１図（ｂ）に示すように、ＴｉＮおよびＷＮ膜が形成さ
れる。このとき、ＴＳｉｘが形成されるが、Ｔｉに代え
てＴｉＷを用いていてＴｉの有効膜厚が薄いから、Ｔｉ
Ｓｉｘの１はすくなくて、耐熱性には悪い影響はない。
Ｓｉ膜上にＴｉＷ膜を８０〜３００人の厚さにスパッタ
リングで堆積し、その後、Ｎ Ｈｓ雰囲気中で９００℃
でＲＴＡする。そうすると、ＴｉＷ膜が窒化されて、第
１図（ｂ）に示すように、ＴｉＮおよびＷＮ膜が形成さ
れる。このとき、ＴＳｉｘが形成されるが、Ｔｉに代え
てＴｉＷを用いていてＴｉの有効膜厚が薄いから、Ｔｉ
Ｓｉｘの１はすくなくて、耐熱性には悪い影響はない。
その後、第１図（ｃ）に示すようにＷ膜を堆積すると共
に、９５０〜１０００℃の高温熱処理を行ない、ゲート
電極を完成する。
に、９５０〜１０００℃の高温熱処理を行ない、ゲート
電極を完成する。
このように、ＴｉＷ膜を８０〜３００人の厚さにスパッ
タリングで堆積するので、このＴｉＷ膜は安定に制御で
き、段差の急峻な所でも形成できた。
タリングで堆積するので、このＴｉＷ膜は安定に制御で
き、段差の急峻な所でも形成できた。
また、ＴｉＷ膜の窒化物であるＴｉＮおよびＷＮ膜が下
層のｎｌ−ポリＳｉ膜と上層のＷ膜とのバリアとして作
用する。ＴｉＷ膜は単なるＴｉ膜に比して、Ｔｉ、ｆｆ
ｌが少ないから、その膜厚が８０〜３００人と厚くても
、ＴｉＳｉｘの生成量が少なくて、ＴｉＮおよびＷＮ膜
の耐熱性を損なうことがない。また、このゲート電極は
Ｗ膜を用いているので、低抵抗である。
層のｎｌ−ポリＳｉ膜と上層のＷ膜とのバリアとして作
用する。ＴｉＷ膜は単なるＴｉ膜に比して、Ｔｉ、ｆｆ
ｌが少ないから、その膜厚が８０〜３００人と厚くても
、ＴｉＳｉｘの生成量が少なくて、ＴｉＮおよびＷＮ膜
の耐熱性を損なうことがない。また、このゲート電極は
Ｗ膜を用いているので、低抵抗である。
〈発明の効果〉
以上より明らかなように、この発明によれば、低抵抗で
あって、Ｔｉを含むバリア層が段差の急峻な所でも制御
性よく形成でき、耐熱性の良い半導体装置のゲート電極
が得られる。
あって、Ｔｉを含むバリア層が段差の急峻な所でも制御
性よく形成でき、耐熱性の良い半導体装置のゲート電極
が得られる。
第１図はこの発明の一実施例の製造方法を説明する図、
第２．３図は従来の製造方法を説明する図である。
第２．３図は従来の製造方法を説明する図である。
Claims (1)
- （１）不純物がドーピングされたポリＳｉ膜上にＴｉＷ
膜を膜厚８０〜３００Åになるように堆積し、このＴｉ
Ｗ膜をＮＨ＿３でアニールして、ＴｉＮおよびＷＮ膜を
生成し、このＴｉＮおよびＷＮ膜上にＷ膜を形成する半
導体装置のゲート電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24574588A JPH0687501B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置のゲート電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24574588A JPH0687501B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置のゲート電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294476A true JPH0294476A (ja) | 1990-04-05 |
| JPH0687501B2 JPH0687501B2 (ja) | 1994-11-02 |
Family
ID=17138165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24574588A Expired - Lifetime JPH0687501B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置のゲート電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687501B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4114166A1 (de) * | 1990-08-20 | 1992-02-27 | Samsung Electronics Co Ltd | Verfahren zur herstellung eines transistors, der die struktur eines gate-isolierschicht-halbleiters aufweist |
| JP2002100760A (ja) * | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
| JP2007318151A (ja) * | 2007-06-05 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置の作製方法 |
| JP2011077532A (ja) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 配線の作製方法 |
| JP2012019237A (ja) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
-
1988
- 1988-09-29 JP JP24574588A patent/JPH0687501B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4114166A1 (de) * | 1990-08-20 | 1992-02-27 | Samsung Electronics Co Ltd | Verfahren zur herstellung eines transistors, der die struktur eines gate-isolierschicht-halbleiters aufweist |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| JP2002100760A (ja) * | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
| JP4651848B2 (ja) * | 2000-07-21 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
| JP2007318151A (ja) * | 2007-06-05 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置の作製方法 |
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| JP2012019237A (ja) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0687501B2 (ja) | 1994-11-02 |
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