JPS62143422A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62143422A JPS62143422A JP28282685A JP28282685A JPS62143422A JP S62143422 A JPS62143422 A JP S62143422A JP 28282685 A JP28282685 A JP 28282685A JP 28282685 A JP28282685 A JP 28282685A JP S62143422 A JPS62143422 A JP S62143422A
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- Japan
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- film
- silicide
- oxide film
- diffusion layer
- wsi
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の製造方法に関し、詳しくはＳｉ
拡散層と自己整合的にシリサイド電極配線を形成するの
でことのできる半導体装置の製造方法に関する。
拡散層と自己整合的にシリサイド電極配線を形成するの
でことのできる半導体装置の製造方法に関する。
〔発明の背景〕 −
従来、特願昭５６−８９８４６、および特願昭５６−９
］８３］に示されるように、半導体素子の拡散層のＳｉ
と遷移金属との反応を利用して、拡散層と自己整合的に
シリサイドを形成する方法が提案されている。
］８３］に示されるように、半導体素子の拡散層のＳｉ
と遷移金属との反応を利用して、拡散層と自己整合的に
シリサイドを形成する方法が提案されている。
しかしながら、この方法を用いると、反応の結果シリサ
イド界面は拡散層内にはいり込む形で形成されるため、
拡散層深さ０．１μｍ程度の浅い拡散層にする場合には
不利である。この欠点を補うため、特願昭５６−１０１
２４に示されるように、拡散層上からＳｉを選択成長さ
せ、同様にしてシリサイドを形成する方法がある。しか
しながら、Ｓｉの選択成長技術自体、ＳｉＯ２との高い
選択性を得るのが国是な上、Ｓｉ中への不純物拡散が難
しく。
イド界面は拡散層内にはいり込む形で形成されるため、
拡散層深さ０．１μｍ程度の浅い拡散層にする場合には
不利である。この欠点を補うため、特願昭５６−１０１
２４に示されるように、拡散層上からＳｉを選択成長さ
せ、同様にしてシリサイドを形成する方法がある。しか
しながら、Ｓｉの選択成長技術自体、ＳｉＯ２との高い
選択性を得るのが国是な上、Ｓｉ中への不純物拡散が難
しく。
生産コストが高いという欠点があった。
本発明の目的は、浅い拡散層上に、自己整合的にシリサ
イドを積み上げることのできる半導体装置の製造方法を
提供することである。
イドを積み上げることのできる半導体装置の製造方法を
提供することである。
周知のように、高集積化された半導体装置では拡散層の
深さは浅（（たとえばメガビット級ＭＯＳメモリでは、
Ｑ、２〜０．３ｐｍ）、拡散層の抵抗の増加が重大な問
題となっている。このような浅い拡散層の低抵抗化技術
としては、拡散層のＳｉと遷移金属との反応を利用して
拡散層と自己整合的にシリサイドを形成する方法が従来
から検討されてきた。拡散層との自己整合プロセスは。
深さは浅（（たとえばメガビット級ＭＯＳメモリでは、
Ｑ、２〜０．３ｐｍ）、拡散層の抵抗の増加が重大な問
題となっている。このような浅い拡散層の低抵抗化技術
としては、拡散層のＳｉと遷移金属との反応を利用して
拡散層と自己整合的にシリサイドを形成する方法が従来
から検討されてきた。拡散層との自己整合プロセスは。
マスクアラインメントが不要であるため、サブミクロン
・デバイスの作製には極めて有利である。
・デバイスの作製には極めて有利である。
しかしながら、基板Ｓ ｉと遷移金属との反応を利用し
たシリサイド形成は、シリサイドとシリコンの界面が拡
散層内にはいり込んでくるため、浅い接合には不適であ
る。また、Ｓｉと遷移金属との反応によるシリサイド形
成は、界面でのＳ ｉ Ｏｚ等の不純物の影響を受けや
すく、通常均一なシリサイド膜が得にくく、かっＳｉ、
５ＬＯｚの境界領域ではシリサイドのＳ ｉＯｚ領域へ
のはい上がり（ブリッジング）がおこるといった問題が
あった。
たシリサイド形成は、シリサイドとシリコンの界面が拡
散層内にはいり込んでくるため、浅い接合には不適であ
る。また、Ｓｉと遷移金属との反応によるシリサイド形
成は、界面でのＳ ｉ Ｏｚ等の不純物の影響を受けや
すく、通常均一なシリサイド膜が得にくく、かっＳｉ、
５ＬＯｚの境界領域ではシリサイドのＳ ｉＯｚ領域へ
のはい上がり（ブリッジング）がおこるといった問題が
あった。
一方、拡散層を含む半導体全面にシリサイド、あるいは
金属を堆積した後、通常のホトリソグラフィー技術によ
ってシリサイドおよび金属を加工して拡散層上に電極形
成する方法は上記のような問題のない安定な電極配線を
提供する。しかしながら、この方法は通常最小加工寸法
になるゲート部でのマスクアラインメントを必要とし、
自己整合的でないため、高集積化には不利である。
金属を堆積した後、通常のホトリソグラフィー技術によ
ってシリサイドおよび金属を加工して拡散層上に電極形
成する方法は上記のような問題のない安定な電極配線を
提供する。しかしながら、この方法は通常最小加工寸法
になるゲート部でのマスクアラインメントを必要とし、
自己整合的でないため、高集積化には不利である。
本発明は、これらの諸問題を解決し、拡散層上ＭとＳｉ
との化合物Ｍ Ｓ １ｘ （原子組成比０．１＜Ｘ＜１
．５）を、拡散層を含む半導体全面に被着し。
との化合物Ｍ Ｓ １ｘ （原子組成比０．１＜Ｘ＜１
．５）を、拡散層を含む半導体全面に被着し。
その後熱処理することで５ｉＯｚ上に比べてＳｉ上では
Ｓｉの組成比が大きいＭ Ｓ １ｘＣＸ’ ＞ Ｘ）を
形成し、Ｓｌの組成比の違いを利用して８１．０２上の
遷移金属とＳｉとの化合物を優先的にエツチングし、Ｓ
ｉ上（拡散層上）のみにＭＳ□′を残す。
Ｓｉの組成比が大きいＭ Ｓ １ｘＣＸ’ ＞ Ｘ）を
形成し、Ｓｌの組成比の違いを利用して８１．０２上の
遷移金属とＳｉとの化合物を優先的にエツチングし、Ｓ
ｉ上（拡散層上）のみにＭＳ□′を残す。
本発明によれば、シリサイドを拡散層上に、しかも自己
整合的に形成できるため、高集積化に有利でしかも安定
な電極配線が得られる。
整合的に形成できるため、高集積化に有利でしかも安定
な電極配線が得られる。
以下、本発明の一実施例を第１図により説明する。第１
図に、本発明を用いたＭＯ８電界効果半導体装置の製造
方法を示す。まず、第１図（ａ）に示すように、Ｐ型（
又はＮ型）のシリコン結晶基板１表面に形成した１７ｎ
ｍのゲートシリコン酸化膜２１２′は予め形成“したフ
ィールド酸化膜１の上に、たとえば多結晶シリコンなど
のゲート電極３を所望の形状に加工した後、ゲートｌｔ
！極をマスクとして不純物導入を行い拡散層４を形成す
る。
図に、本発明を用いたＭＯ８電界効果半導体装置の製造
方法を示す。まず、第１図（ａ）に示すように、Ｐ型（
又はＮ型）のシリコン結晶基板１表面に形成した１７ｎ
ｍのゲートシリコン酸化膜２１２′は予め形成“したフ
ィールド酸化膜１の上に、たとえば多結晶シリコンなど
のゲート電極３を所望の形状に加工した後、ゲートｌｔ
！極をマスクとして不純物導入を行い拡散層４を形成す
る。
その後、全面にりんガラス（Ｐ Ｓ Ｇ）膜を２００ｎ
ｍａ度被着し、全面を反応性イオンエツチングして、同
図（ｂ）に示すようにゲートｆｆｉ極側面部にＰＳＧＭ
５を残して、他のＰＳＧ膜は除去する。
ｍａ度被着し、全面を反応性イオンエツチングして、同
図（ｂ）に示すようにゲートｆｆｉ極側面部にＰＳＧＭ
５を残して、他のＰＳＧ膜は除去する。
その後に、イオン打込みによって不純物導入を行い、さ
らにＮＺ雰囲気中で９５０℃、３０分程度の加熱をする
ことて、先の拡散層４と一部重なる形て、新たな拡散層
４れを形成する。この拡散層構造は、ＭＯ８用高耐圧化
用Ｔ、 Ｄ Ｄ （Ｉ、、ｔｇｈｔｌｙ ＤｏｐｅｄＤ
ｒａｉｎ）構造として広く知られている。ついて、同図
（ｏ）に示すように、ゲート電極上および拡散層上のシ
リコン酸化膜を除去した後、ＷとＳｉとの原子”組成比
のほぼ等しいタングステンシリサイド（ＷＳｉ）膜６を
低圧ＣＶＤ法で１１００ｎ程形成し、）Ｉ ｘ○を蒸気
圧比で２０％含むＨｚ中て、９５０℃、６０分間加熱す
ることでＷＳｉ膜上にシリコン酸化膜を１１００ｎ程形
成した後、さらに該シリコン酸化膜をＨＦ容液で除去し
た。タングステンシリサイド膜のＷとＳｉとの組成比に
ついては、Ｘ２１以外の場合も検討したがＸ＞１．５で
はその抵抗率が著しく増大し、Ｘ＜０．１ではＣＶＤ法
、ならびにスパッタリング法において組成制御が困難で
あった。０．１＜Ｘ＜］、、５の範囲については、本実
施例と同様な工程が可能であった。Ｘが１．５より大き
くなると、５ｉＯｚ膜上のシリサイドを選択的に除去し
て、Ｓｉ上のシリサイドを精度に残すことが困難になる
のて、又は１．５より小さい方が好ましい。また、この
スパッタリングシリサイド膜６−ヒに酸化シリコン膜を
形成する工程によって、ゲート電極上および拡散層上の
タングステンシリサイド膜はＳｉと接触しているのて、
Ｓｉの供給を受けＷＳｉから熱力学的に最も安定なＷＳ
ｉｚ膜６′に変化した。一方、５ｉＯｚ上のタングステ
ンシリサイド膜６中のシリコンはシリコン酸化膜を形成
するのに費やされ、はぼＳｉを含まないＷ膜に変化した
。ついて、同図（ｄ）に示すようにＨ２Ｏ２溶液を用い
ることて、５ｉＯｚ膜上のＷ膜を除去し、ゲート電極上
、および拡散層上に、Ｗ Ｓ ｉ ｘ膜６′を形成する
。ついて、同図（ｅ）に示すようにＰＳＧ膜５′を厚さ
５００ ｎ ｍ、ＣＶＤ法で被着した後、通常のホトリ
ソグラフィー技術で接続口をあけた後、アルミニウム配
線７を形成した。このようにして作製したＭＯ８電界効
果半導体装置は高耐圧特性の他に、低抵抗ゲート電極、
低抵抗拡拡層（いずれも５Ω／口以下）を有し、良好な
しきい値電圧などのデバイス特性を示した。
らにＮＺ雰囲気中で９５０℃、３０分程度の加熱をする
ことて、先の拡散層４と一部重なる形て、新たな拡散層
４れを形成する。この拡散層構造は、ＭＯ８用高耐圧化
用Ｔ、 Ｄ Ｄ （Ｉ、、ｔｇｈｔｌｙ ＤｏｐｅｄＤ
ｒａｉｎ）構造として広く知られている。ついて、同図
（ｏ）に示すように、ゲート電極上および拡散層上のシ
リコン酸化膜を除去した後、ＷとＳｉとの原子”組成比
のほぼ等しいタングステンシリサイド（ＷＳｉ）膜６を
低圧ＣＶＤ法で１１００ｎ程形成し、）Ｉ ｘ○を蒸気
圧比で２０％含むＨｚ中て、９５０℃、６０分間加熱す
ることでＷＳｉ膜上にシリコン酸化膜を１１００ｎ程形
成した後、さらに該シリコン酸化膜をＨＦ容液で除去し
た。タングステンシリサイド膜のＷとＳｉとの組成比に
ついては、Ｘ２１以外の場合も検討したがＸ＞１．５で
はその抵抗率が著しく増大し、Ｘ＜０．１ではＣＶＤ法
、ならびにスパッタリング法において組成制御が困難で
あった。０．１＜Ｘ＜］、、５の範囲については、本実
施例と同様な工程が可能であった。Ｘが１．５より大き
くなると、５ｉＯｚ膜上のシリサイドを選択的に除去し
て、Ｓｉ上のシリサイドを精度に残すことが困難になる
のて、又は１．５より小さい方が好ましい。また、この
スパッタリングシリサイド膜６−ヒに酸化シリコン膜を
形成する工程によって、ゲート電極上および拡散層上の
タングステンシリサイド膜はＳｉと接触しているのて、
Ｓｉの供給を受けＷＳｉから熱力学的に最も安定なＷＳ
ｉｚ膜６′に変化した。一方、５ｉＯｚ上のタングステ
ンシリサイド膜６中のシリコンはシリコン酸化膜を形成
するのに費やされ、はぼＳｉを含まないＷ膜に変化した
。ついて、同図（ｄ）に示すようにＨ２Ｏ２溶液を用い
ることて、５ｉＯｚ膜上のＷ膜を除去し、ゲート電極上
、および拡散層上に、Ｗ Ｓ ｉ ｘ膜６′を形成する
。ついて、同図（ｅ）に示すようにＰＳＧ膜５′を厚さ
５００ ｎ ｍ、ＣＶＤ法で被着した後、通常のホトリ
ソグラフィー技術で接続口をあけた後、アルミニウム配
線７を形成した。このようにして作製したＭＯ８電界効
果半導体装置は高耐圧特性の他に、低抵抗ゲート電極、
低抵抗拡拡層（いずれも５Ω／口以下）を有し、良好な
しきい値電圧などのデバイス特性を示した。
本発明によれば、８５表面の露出した拡散層あるいはゲ
ート電極部分と自己整合的にシリサイドを形成すること
ができ、しかも従来の金７．ｉｉｔとＳｉとの反応を利
用するものに比べ、拡散層内あるいはゲート電極内１の
シリサイドのはいり込みが少なくできるのて、特に浅い
接合、薄いゲート北極構造にとって有利である。本発明
は１通常の半導体製造装置を用いて容易に実現できるた
め、経済性、効率の上からも優れている。
ート電極部分と自己整合的にシリサイドを形成すること
ができ、しかも従来の金７．ｉｉｔとＳｉとの反応を利
用するものに比べ、拡散層内あるいはゲート電極内１の
シリサイドのはいり込みが少なくできるのて、特に浅い
接合、薄いゲート北極構造にとって有利である。本発明
は１通常の半導体製造装置を用いて容易に実現できるた
め、経済性、効率の上からも優れている。
第１図は、本発明の一実施例を示す工程説明図である。
ｌ・・・シリコン結晶基板、２，２′・・・酸化シリコ
ン膜、３・・・多結晶シリコン、４，４′・・・拡散層
領域、５．５′ りんガラス膜、６，６′・・・タング
ステンシリサイド膜、７・・・アルミニウム配線。 蔓 １ 図
ン膜、３・・・多結晶シリコン、４，４′・・・拡散層
領域、５．５′ りんガラス膜、６，６′・・・タング
ステンシリサイド膜、７・・・アルミニウム配線。 蔓 １ 図
Claims (1)
- 【特許請求の範囲】 １、シリコン表面の露出した領域と、シリコン酸化膜で
覆われた領域を有する半導体素子において、全面を遷移
金属とＳｉとの化合物シリサイドＭＳ＿ｉ＿Ｘ（Ｍは遷
移金属を表し、Ｘは原子組成比で０．１＜Ｘ＜１．５）
で被覆する工程と、熱処理してシリコン表面上の遷移金
属とＳｉとの化含物ＭＳ＿ｉ＿ＸをＳｉの組成比の大き
いＭＳ＿ｉ＿Ｘ（Ｘ＿１＞Ｘ）に変化させ、シリコン酸
化膜上のＭＳ＿ｉ＿ＸをＳｉの組成比の小さいＭＳ＿ｉ
＿Ｘ＿２（Ｘ＿２＜Ｘ）に変化させ、結果としてＸ＿１
＞Ｘ＿２なる２種類のＭＳ＿ｉ＿Ｘ＿ｉ（ｉ＝１．２）
をそれぞれシリコン表面上て、シリコン酸化膜上に形成
する熱処理工程と、シリコン酸化膜上のＭＳ＿ｉ＿Ｘ＿
２を、シリコン表面上のＭＳ＿ｉ＿Ｘよりも優先的にエ
ッチングして、シリコン表面上にのみシリサイドＭＳ＿
ｉ＿Ｘ＿ｉを残す工程とからなる半導体装置の製造方法
。 ２、遷移金属としてはタングステン、モリブデン、チタ
ン、タンタル、コバルト、ニッケル、パラジウム、白金
から選ばれた１種を用いたことを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28282685A JPS62143422A (ja) | 1985-12-18 | 1985-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28282685A JPS62143422A (ja) | 1985-12-18 | 1985-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143422A true JPS62143422A (ja) | 1987-06-26 |
Family
ID=17657581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28282685A Pending JPS62143422A (ja) | 1985-12-18 | 1985-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477934A (en) * | 1987-04-08 | 1989-03-23 | Philips Nv | Manufacture of semiconductor device |
| JPH03291921A (ja) * | 1989-12-28 | 1991-12-24 | American Teleph & Telegr Co <Att> | 集積回路製作方法 |
-
1985
- 1985-12-18 JP JP28282685A patent/JPS62143422A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477934A (en) * | 1987-04-08 | 1989-03-23 | Philips Nv | Manufacture of semiconductor device |
| JPH03291921A (ja) * | 1989-12-28 | 1991-12-24 | American Teleph & Telegr Co <Att> | 集積回路製作方法 |
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