JPS6390175A - 化合物半導体電界効果トランジスタの製造方法 - Google Patents
化合物半導体電界効果トランジスタの製造方法Info
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- JPS6390175A JPS6390175A JP23435886A JP23435886A JPS6390175A JP S6390175 A JPS6390175 A JP S6390175A JP 23435886 A JP23435886 A JP 23435886A JP 23435886 A JP23435886 A JP 23435886A JP S6390175 A JPS6390175 A JP S6390175A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的】
（産業上の利用分野）
この発明は、化合物半導体電界効果トランジスタの製造
方法に関する。 （従来の技術） ショットキバリアゲート型電界効果トランジスタ（ＭＥ
ＳＦＥＴ）においては、ソース電極Φゲート電極間に存
在するソース直列抵抗（Ｒ）が、その特性を決定する大
きな要因となっている。すなわち、ＦＥＴの真性相互コ
ンダクタンス（ｇＩｉｌｏ）及び実際の相互コンダクタ
ンス（ｇ、）とＲとの間には、 ｇ −ｇ ／（１＋Ｒｇ ） ｍ ｍｏ ｓ
ａｇ。 なる関係があり、Ｒが小さいほどｇ が大きくＩｌ なる。したがって、ＦＥＴの高性能化には、Ｒｓの低減
が重要である。 このため、耐熱性ゲート電極に対して自己整合的にソー
スドレイン領域を形成する技術が用いられている。その
概要を第２図（ａ）〜（Ｃ）を用いて説明する。活性層
を形成した基板全面に耐熱性金属又はその化合物を堆積
しく第２図（ａ） ） 、パターニングしてゲート電極
を形成する（第２図（ｂ））。 この後、ゲート電極をマスクとしてイオン注入を行い、
熱処理を施して注入イオンを活性化し、ソース・ドレイ
ン領域を形成する（第２図（Ｃ））。 従来、この耐熱性ゲート電極の材料としては、Ｔｉ Ｗ
、ＷＳｌ 、ＷＮｘ等が知られているが、中でもＷ Ｎ
ｘはショットキバリア性に優れている特徴がある。そ
してＷ Ｎ ｘ膜は不活性ガスとＮ２との混合雰囲気中
でのＷターゲットの反応性スパッタリングによって形成
されるものが用いられてきた。しかし、この方法で形成
されたＷ Ｎ Ｘ膜は、一般には不安定な非晶質をなし
、ソース・ドレイン領域を形成するための活性化熱処理
によって、化合物半導体基板との間にしばしば相互拡散
・反応を生じる。このことが、形成したＭＥＳＦＥＴの
特性の均一性・再現性を悪化させる一要因となっていた
。 （発明が解決しようとする問題点） 本発明は、以上の点に鑑みてなされたものである。すな
わち、従来法の欠点であるソース・ドレイン領域形成の
だめの熱処理工程における化合物半導体基板との相互反
応・拡散を生じない耐熱性ゲート電極膜を形成し、これ
により均一性・再現性に優れた化合物半導体電界効果ト
ランジスタを製造する方法を提供することを目的とする
。 ［発明の構成］ （問題点を解決するための手段） 本発明では、化合物半導体基板表面にＷ膜を堆積した後
、Ｎ２ 、ＮＨ３等の雰囲気中にてＷ膜の一部又は全部
を窒化して、Ｗ Ｎ ｘ層を形成する。 この後、一部又は全部を窒化したＷ膜を加工してゲート
電極とするものである。 （作用） 化合物半導体表面にＣＶＤ法又はスパッタ法によって形
成したＷ膜は、一般に数百〜数千人の径を有する粒状又
は柱状の多結晶をなす。このＷ膜に対して何らかの窒化
処理を施した場合、主に粒状又は柱状結晶の表面部のみ
が窒化され、結晶粒（又は柱）同志の隙間（結晶粒界）
が窒素でふさがれた形になる。これにより、熱処理を施
した時に化合物半導体を構成する原子がＷ膜の粒界を拡
散することが妨げられる。又、ＷとＮの結合は極めて強
固であるたるめ、Ｗと化合物半導体を構成する元素との
反応は生じない。 このようにして形成した窒化タングステンを材料とする
ことにより、耐熱性に優れたゲート電極を形成すること
ができ、もって均一性・再現性に優れた化合物半導体電
界効果トランジスタを製造することができる。 （実施例） 本発明の実施例を第１図（ａ）〜（ｅ）を用いて説明す
る。まず、半絶縁性Ｇａ Ａｓ基板１にＳ１＋を加速電
圧５０ ＫｅＶ 、ドーズ量２Ｘ１０１２／ｃＪでイオ
ン注入し、８５０℃で１５分間熱処理してｎ型活性層２
を形成する（第１図（ａ））。次にスパッタリング蒸着
装置により、タングステン膜３を〜１００人形成する（
第１図（ｂ））。ここでＮＨ３を含む雰囲気中で６００
℃にて熱処理を行なうことにより、タングステン膜３を
表面付近より窒化する（第１図（Ｃ））。尚〜１００人
と薄い膜を用いるのはこの条件にて窒化が表面数十人ま
でしか進まないためである。次に、窒化したタングステ
ン膜３′上に、タングステン膜４を〜２００ｏＡ堆積し
た後、ＣＦ４を含むガスによる反応性イオンエツチング
によりタングステン膜４及び窒化したタングステン膜３
′を加工して幅１゜５μｍのパターン（ゲート電極）を
形成する（第１図（ｄ））。 この後、Ｓ１＋を加速電圧１８０Ｋｅｖ、ドーズ量３Ｘ
１０’／ｃ−でイオン注入し、ＰＳＧ膜を〜〜５０００
人基板１の両面に堆積して８００℃、１０分間の熱処理
を行い、ソース・ドレイン領域、５．６を形成する。さ
らにソース・ドレイン領域５．６上に、Ａｕ Ｇｅ膜か
らなるソース・ドレイン電極７．８を形成する（第１図
（ｅ））。 上述した方法で得られたＭ Ｅ Ｓ Ｆ Ｅ Ｔは、２
インチウェハ面内での閾値電圧Ｖｔｈの分散σが３０〜
４０ｍＶと小さく、均一なＦＥＴ特性を示していた。又
、ウェハ間でのバラツキも小さく、閾値電圧の２インチ
ウェハ面内での平均値Ｗ■は、ｎ型活性層の形成時のイ
オン注入ドーズ量から経験的に求められる閾値電圧Ｖ＊
に対して±６０ｍＶの範ｈ 日内にあった。さらにＦＥＴの性能を示す相互コンダク
タンスｇ も２００ ａｓ／ ｍａ＋と良好であった。 覆 尚比較の為に従来例として、ゲート電極に、Ａ「とＮ２
の混合雰囲気中でのＷターゲットの反応性スパッタリン
グによって〜２０００人堆積した窒化タングステン膜の
みを材料として用い、他の工程を同じくしてＭＥＳＦＥ
Ｔを形成した場合、■ の分散σが５０〜７０ａＩｖで
あり、又、Ｖ、ｈ７＞＜ｈ ■零に対して１００〜２００ｍＶプラス側にシフトｈ しているウェハが散見された。これはソース及びドレイ
ン領域の活性化の為に行う３００℃程度の熱処理工程に
おいて基板と非晶質な窒化タングステン膜との間に相互
拡散・反応が生じ、ショットキ接合界面が実質的に移動
して活性層の実効的厚さが減少した為と考えられる。 以上のように、本実施例の方法によれば、均一性、再現
性に優れ、しかも高性能なＭＥＳＦＥＴを製造すること
ができる。 なお、本発明のＭＥＳＦＥＴの製造方法は、上記実施例
に限られない。例えば、基板はＧａ Ａｓに限らず、他
の化合物半導体であってもよい。ゲート電極形成後の熱
処理方法についても、実施例の方法に限らず、Ｓｔ ０
２ 、Ｓｔ Ｎ、Ｓｔ ＯＮ。 ＡＩＩＮ等を被８２．ｉとして用いたキャップアニール
法、あるいはＡｓＨ３雰囲気中でのアニール法などでも
よい。 ［発明の効果コ 以上説明したように、本発明によれば、良好なショット
キ接合を有し、均一性・再現性に優れたＭＥＳＦＥＴを
得ることができる。
方法に関する。 （従来の技術） ショットキバリアゲート型電界効果トランジスタ（ＭＥ
ＳＦＥＴ）においては、ソース電極Φゲート電極間に存
在するソース直列抵抗（Ｒ）が、その特性を決定する大
きな要因となっている。すなわち、ＦＥＴの真性相互コ
ンダクタンス（ｇＩｉｌｏ）及び実際の相互コンダクタ
ンス（ｇ、）とＲとの間には、 ｇ −ｇ ／（１＋Ｒｇ ） ｍ ｍｏ ｓ
ａｇ。 なる関係があり、Ｒが小さいほどｇ が大きくＩｌ なる。したがって、ＦＥＴの高性能化には、Ｒｓの低減
が重要である。 このため、耐熱性ゲート電極に対して自己整合的にソー
スドレイン領域を形成する技術が用いられている。その
概要を第２図（ａ）〜（Ｃ）を用いて説明する。活性層
を形成した基板全面に耐熱性金属又はその化合物を堆積
しく第２図（ａ） ） 、パターニングしてゲート電極
を形成する（第２図（ｂ））。 この後、ゲート電極をマスクとしてイオン注入を行い、
熱処理を施して注入イオンを活性化し、ソース・ドレイ
ン領域を形成する（第２図（Ｃ））。 従来、この耐熱性ゲート電極の材料としては、Ｔｉ Ｗ
、ＷＳｌ 、ＷＮｘ等が知られているが、中でもＷ Ｎ
ｘはショットキバリア性に優れている特徴がある。そ
してＷ Ｎ ｘ膜は不活性ガスとＮ２との混合雰囲気中
でのＷターゲットの反応性スパッタリングによって形成
されるものが用いられてきた。しかし、この方法で形成
されたＷ Ｎ Ｘ膜は、一般には不安定な非晶質をなし
、ソース・ドレイン領域を形成するための活性化熱処理
によって、化合物半導体基板との間にしばしば相互拡散
・反応を生じる。このことが、形成したＭＥＳＦＥＴの
特性の均一性・再現性を悪化させる一要因となっていた
。 （発明が解決しようとする問題点） 本発明は、以上の点に鑑みてなされたものである。すな
わち、従来法の欠点であるソース・ドレイン領域形成の
だめの熱処理工程における化合物半導体基板との相互反
応・拡散を生じない耐熱性ゲート電極膜を形成し、これ
により均一性・再現性に優れた化合物半導体電界効果ト
ランジスタを製造する方法を提供することを目的とする
。 ［発明の構成］ （問題点を解決するための手段） 本発明では、化合物半導体基板表面にＷ膜を堆積した後
、Ｎ２ 、ＮＨ３等の雰囲気中にてＷ膜の一部又は全部
を窒化して、Ｗ Ｎ ｘ層を形成する。 この後、一部又は全部を窒化したＷ膜を加工してゲート
電極とするものである。 （作用） 化合物半導体表面にＣＶＤ法又はスパッタ法によって形
成したＷ膜は、一般に数百〜数千人の径を有する粒状又
は柱状の多結晶をなす。このＷ膜に対して何らかの窒化
処理を施した場合、主に粒状又は柱状結晶の表面部のみ
が窒化され、結晶粒（又は柱）同志の隙間（結晶粒界）
が窒素でふさがれた形になる。これにより、熱処理を施
した時に化合物半導体を構成する原子がＷ膜の粒界を拡
散することが妨げられる。又、ＷとＮの結合は極めて強
固であるたるめ、Ｗと化合物半導体を構成する元素との
反応は生じない。 このようにして形成した窒化タングステンを材料とする
ことにより、耐熱性に優れたゲート電極を形成すること
ができ、もって均一性・再現性に優れた化合物半導体電
界効果トランジスタを製造することができる。 （実施例） 本発明の実施例を第１図（ａ）〜（ｅ）を用いて説明す
る。まず、半絶縁性Ｇａ Ａｓ基板１にＳ１＋を加速電
圧５０ ＫｅＶ 、ドーズ量２Ｘ１０１２／ｃＪでイオ
ン注入し、８５０℃で１５分間熱処理してｎ型活性層２
を形成する（第１図（ａ））。次にスパッタリング蒸着
装置により、タングステン膜３を〜１００人形成する（
第１図（ｂ））。ここでＮＨ３を含む雰囲気中で６００
℃にて熱処理を行なうことにより、タングステン膜３を
表面付近より窒化する（第１図（Ｃ））。尚〜１００人
と薄い膜を用いるのはこの条件にて窒化が表面数十人ま
でしか進まないためである。次に、窒化したタングステ
ン膜３′上に、タングステン膜４を〜２００ｏＡ堆積し
た後、ＣＦ４を含むガスによる反応性イオンエツチング
によりタングステン膜４及び窒化したタングステン膜３
′を加工して幅１゜５μｍのパターン（ゲート電極）を
形成する（第１図（ｄ））。 この後、Ｓ１＋を加速電圧１８０Ｋｅｖ、ドーズ量３Ｘ
１０’／ｃ−でイオン注入し、ＰＳＧ膜を〜〜５０００
人基板１の両面に堆積して８００℃、１０分間の熱処理
を行い、ソース・ドレイン領域、５．６を形成する。さ
らにソース・ドレイン領域５．６上に、Ａｕ Ｇｅ膜か
らなるソース・ドレイン電極７．８を形成する（第１図
（ｅ））。 上述した方法で得られたＭ Ｅ Ｓ Ｆ Ｅ Ｔは、２
インチウェハ面内での閾値電圧Ｖｔｈの分散σが３０〜
４０ｍＶと小さく、均一なＦＥＴ特性を示していた。又
、ウェハ間でのバラツキも小さく、閾値電圧の２インチ
ウェハ面内での平均値Ｗ■は、ｎ型活性層の形成時のイ
オン注入ドーズ量から経験的に求められる閾値電圧Ｖ＊
に対して±６０ｍＶの範ｈ 日内にあった。さらにＦＥＴの性能を示す相互コンダク
タンスｇ も２００ ａｓ／ ｍａ＋と良好であった。 覆 尚比較の為に従来例として、ゲート電極に、Ａ「とＮ２
の混合雰囲気中でのＷターゲットの反応性スパッタリン
グによって〜２０００人堆積した窒化タングステン膜の
みを材料として用い、他の工程を同じくしてＭＥＳＦＥ
Ｔを形成した場合、■ の分散σが５０〜７０ａＩｖで
あり、又、Ｖ、ｈ７＞＜ｈ ■零に対して１００〜２００ｍＶプラス側にシフトｈ しているウェハが散見された。これはソース及びドレイ
ン領域の活性化の為に行う３００℃程度の熱処理工程に
おいて基板と非晶質な窒化タングステン膜との間に相互
拡散・反応が生じ、ショットキ接合界面が実質的に移動
して活性層の実効的厚さが減少した為と考えられる。 以上のように、本実施例の方法によれば、均一性、再現
性に優れ、しかも高性能なＭＥＳＦＥＴを製造すること
ができる。 なお、本発明のＭＥＳＦＥＴの製造方法は、上記実施例
に限られない。例えば、基板はＧａ Ａｓに限らず、他
の化合物半導体であってもよい。ゲート電極形成後の熱
処理方法についても、実施例の方法に限らず、Ｓｔ ０
２ 、Ｓｔ Ｎ、Ｓｔ ＯＮ。 ＡＩＩＮ等を被８２．ｉとして用いたキャップアニール
法、あるいはＡｓＨ３雰囲気中でのアニール法などでも
よい。 ［発明の効果コ 以上説明したように、本発明によれば、良好なショット
キ接合を有し、均一性・再現性に優れたＭＥＳＦＥＴを
得ることができる。
第１図は本発明の一実施例を説明する為の工程断面図、
第２図は従来の製造方法を説明する工程断面図である。 １・・・・・・・・・・・・半絶縁性Ｇａ Ａｓ基板２
・・・・・・・・・・・・ｎ型活性層３．４・・・・・
・Ｗ膜 ３′・・・・・・−・・窒化されたＷ膜５．１４・・・
ソース領域 ６．１５・・・ドレイン領域 ７．８・・・・・・ソース・ドレイン電極１１・・・・
・・・・・化合物半導体基板１２・・・・・・・・・活
性層
第２図は従来の製造方法を説明する工程断面図である。 １・・・・・・・・・・・・半絶縁性Ｇａ Ａｓ基板２
・・・・・・・・・・・・ｎ型活性層３．４・・・・・
・Ｗ膜 ３′・・・・・・−・・窒化されたＷ膜５．１４・・・
ソース領域 ６．１５・・・ドレイン領域 ７．８・・・・・・ソース・ドレイン電極１１・・・・
・・・・・化合物半導体基板１２・・・・・・・・・活
性層
Claims (3)
- （１）化合物半導体表面にＷ膜を堆積する工程と、前記
Ｗ膜の一部又は全部を窒化する工程と、前記一部又は全
部を窒化したＷ膜を加工してゲート電極を形成する工程
とを含むことを特徴とする、化合物半導体電界効果トラ
ンジスタの製造方法。 - （２）化合物半導体表面にＷ膜を堆積する工程と、前記
Ｗ膜の一部又は全部を窒化する工程と、金属膜又は金属
化合物を堆積する工程と、前記金属膜及び前記一部又は
全部を窒化したＷ膜を加工してゲート電極を形成する工
程とを含むことを特徴とする化合物半導体電界効果トラ
ンジスタの製造方法。 - （３）前記Ｗ膜の厚さが１００Å以下であることを特徴
とする特許請求の範囲第２項記載の化合物半導体電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23435886A JPS6390175A (ja) | 1986-10-03 | 1986-10-03 | 化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23435886A JPS6390175A (ja) | 1986-10-03 | 1986-10-03 | 化合物半導体電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6390175A true JPS6390175A (ja) | 1988-04-21 |
Family
ID=16969752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23435886A Pending JPS6390175A (ja) | 1986-10-03 | 1986-10-03 | 化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6390175A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039566A (ja) * | 1989-06-07 | 1991-01-17 | Toshiba Corp | 半導体装置 |
| US7985597B2 (en) | 2002-04-16 | 2011-07-26 | Universitat Bern | Process and apparatus for providing a gaseous substance for the analysis of chemical elements or compounds |
| JP2011146753A (ja) * | 2011-05-06 | 2011-07-28 | Rohm Co Ltd | 半導体装置 |
| JP2014042053A (ja) * | 2013-10-15 | 2014-03-06 | Rohm Co Ltd | 半導体装置 |
-
1986
- 1986-10-03 JP JP23435886A patent/JPS6390175A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039566A (ja) * | 1989-06-07 | 1991-01-17 | Toshiba Corp | 半導体装置 |
| US7985597B2 (en) | 2002-04-16 | 2011-07-26 | Universitat Bern | Process and apparatus for providing a gaseous substance for the analysis of chemical elements or compounds |
| JP2011146753A (ja) * | 2011-05-06 | 2011-07-28 | Rohm Co Ltd | 半導体装置 |
| JP2014042053A (ja) * | 2013-10-15 | 2014-03-06 | Rohm Co Ltd | 半導体装置 |
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