JPH05182988A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05182988A JPH05182988A JP35679991A JP35679991A JPH05182988A JP H05182988 A JPH05182988 A JP H05182988A JP 35679991 A JP35679991 A JP 35679991A JP 35679991 A JP35679991 A JP 35679991A JP H05182988 A JPH05182988 A JP H05182988A
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- Japan
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- gate
- electrode
- drain
- gate electrode
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】ゲート耐圧の向上が可能となる電界効果トラン
ジスタの構造を提供する。 【構成】実質的に（１００）を主面とするＧａＡｓ単結
晶からなる基板と、該基板上の離隔した位置にそれぞれ
オーミック接触するソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極間の該基板とショッ
トキー接合し実質的に＜０１１＞方向に延在したゲート
電極と、該基板およびゲート電極を被覆し１．５×１０
9dyn/cm2以上の引っ張り応力を有する保護膜を含有す
る。 【効果】保護膜により引っ張り応力を加えることがで
き、ゲート耐圧およびドレイン耐圧を向上させることが
可能となる。
ジスタの構造を提供する。 【構成】実質的に（１００）を主面とするＧａＡｓ単結
晶からなる基板と、該基板上の離隔した位置にそれぞれ
オーミック接触するソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極間の該基板とショッ
トキー接合し実質的に＜０１１＞方向に延在したゲート
電極と、該基板およびゲート電極を被覆し１．５×１０
9dyn/cm2以上の引っ張り応力を有する保護膜を含有す
る。 【効果】保護膜により引っ張り応力を加えることがで
き、ゲート耐圧およびドレイン耐圧を向上させることが
可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
ショットキー接合型電界効果トランジスタの構造に関
し、特には電力増幅用の電界効果トランジスタの構造に
関する。
ショットキー接合型電界効果トランジスタの構造に関
し、特には電力増幅用の電界効果トランジスタの構造に
関する。
【０００２】
【従来の技術】従来の化合物半導体を用いた電界効果ト
ランジスタの出力電力を向上させるためには、ゲート耐
圧（ゲート・ドレイン電極間の耐電圧）を向上させるこ
とが必要となる。このために活性層のキャリア濃度、厚
さなどの半導体構造やゲート電極のリセス構造などが種
々検討されてきた。
ランジスタの出力電力を向上させるためには、ゲート耐
圧（ゲート・ドレイン電極間の耐電圧）を向上させるこ
とが必要となる。このために活性層のキャリア濃度、厚
さなどの半導体構造やゲート電極のリセス構造などが種
々検討されてきた。
【０００３】また、ＧａＡｓなどの化合物半導体は、圧
電性を有するため、その影響を排除するような構造が採
られていた。例えば、半導体表面および電極上を覆う保
護膜の応力はできるだけ小さいもの（１．０×１０9dyn
/cm2以下）が用いられていた。
電性を有するため、その影響を排除するような構造が採
られていた。例えば、半導体表面および電極上を覆う保
護膜の応力はできるだけ小さいもの（１．０×１０9dyn
/cm2以下）が用いられていた。
【０００４】
【発明が解決しようとする課題】しかしながら、ゲート
耐圧の向上のためには従来用いられてきた構造の改善の
みでは充分な成果を得ることができなかった。本発明
は、ゲート耐圧のいっそうの向上が可能となる電界効果
トランジスタの構造を提供することを目的とする。
耐圧の向上のためには従来用いられてきた構造の改善の
みでは充分な成果を得ることができなかった。本発明
は、ゲート耐圧のいっそうの向上が可能となる電界効果
トランジスタの構造を提供することを目的とする。
【０００５】
【課題を解決するための手段及び作用】本発明者は鋭意
検討の結果、ゲート電極の結晶学的方向および電極上を
被覆する保護膜の応力によりゲート耐圧が大きく変化す
ることを見出し、その知見に基づき本発明を発想した。
検討の結果、ゲート電極の結晶学的方向および電極上を
被覆する保護膜の応力によりゲート耐圧が大きく変化す
ることを見出し、その知見に基づき本発明を発想した。
【０００６】すなわち、本発明による半導体装置は、実
質的に（１００）を主面とするＧａＡｓ単結晶からなる
基板と、該基板上の離隔した位置にそれぞれオーミック
接触するソース電極およびドレイン電極と、前記ソース
電極およびドレイン電極間の該基板とショットキー接合
し実質的に＜０１１＞方向に延在したゲート電極と、該
基板およびゲート電極を被覆し１．５×１０9dyn/cm2以
上の引っ張り応力を有する保護膜を含有するものであ
る。
質的に（１００）を主面とするＧａＡｓ単結晶からなる
基板と、該基板上の離隔した位置にそれぞれオーミック
接触するソース電極およびドレイン電極と、前記ソース
電極およびドレイン電極間の該基板とショットキー接合
し実質的に＜０１１＞方向に延在したゲート電極と、該
基板およびゲート電極を被覆し１．５×１０9dyn/cm2以
上の引っ張り応力を有する保護膜を含有するものであ
る。
【０００７】また、前記保護膜の引張り応力は、４．０
×１０9dyn/cm2以下とすることが望ましい。ゲート電極
は、＜０，１，１＞方向から＜０，１，−１＞方向に２
５度まで回転した方向に延在すればよい。
×１０9dyn/cm2以下とすることが望ましい。ゲート電極
は、＜０，１，１＞方向から＜０，１，−１＞方向に２
５度まで回転した方向に延在すればよい。
【０００８】上記構成を用いると、ゲート電極およびそ
れに隣接するＧａＡｓ単結晶からなる半導体表面の所定
の結晶方位に対して、保護膜により引っ張り応力を加え
ることができる。この応力により、半導体表面に変化を
与えることができ、ゲート耐圧が向上するものと考えら
れる。
れに隣接するＧａＡｓ単結晶からなる半導体表面の所定
の結晶方位に対して、保護膜により引っ張り応力を加え
ることができる。この応力により、半導体表面に変化を
与えることができ、ゲート耐圧が向上するものと考えら
れる。
【０００９】
【実施例】本発明を電力増幅用ＭＥＳＦＥＴ（以下ＦＥ
Ｔという）を実施例として詳細に説明する。
Ｔという）を実施例として詳細に説明する。
【００１０】まず、ＦＥＴの作製方法について説明す
る。半絶縁性ＧａＡｓ（砒化ガリウム）単結晶からなる
（１００）面を主面とする基板の表面に29Ｓｉイオンを
注入する。その後、プラズマＣＶＤ法により窒化シリコ
ン膜を基板の両面に堆積し、熱処理を行うことにより、
活性層およびｎ＋層を形成する。
る。半絶縁性ＧａＡｓ（砒化ガリウム）単結晶からなる
（１００）面を主面とする基板の表面に29Ｓｉイオンを
注入する。その後、プラズマＣＶＤ法により窒化シリコ
ン膜を基板の両面に堆積し、熱処理を行うことにより、
活性層およびｎ＋層を形成する。
【００１１】窒化シリコン膜をエッチング除去した後、
ソース・ドレイン電極として、ＡｕＧｅ／Ｎｉを蒸着
し、合金化処理を行うことでｎ＋層上にオーミック電極
を形成する。ソース、ドレイン電極間の基板表面をエッ
チングし、露出した活性層上にゲート電極を真空蒸着法
により形成する。このゲート電極は、Ｔｉ／Ａｌ／Ｔｉ
の積層した金属層からなり、ゲート長は０．５μｍ、ゲ
ート幅は０．０７５または１．５ｍｍである。なお、ゲ
ート電極とソース、ドレイン電極との距離はそれぞれ３
μｍであり、ゲート、ソース、ドレイン電極は、周知の
リソグラフィ技術を用いて所定形状に形成される。
ソース・ドレイン電極として、ＡｕＧｅ／Ｎｉを蒸着
し、合金化処理を行うことでｎ＋層上にオーミック電極
を形成する。ソース、ドレイン電極間の基板表面をエッ
チングし、露出した活性層上にゲート電極を真空蒸着法
により形成する。このゲート電極は、Ｔｉ／Ａｌ／Ｔｉ
の積層した金属層からなり、ゲート長は０．５μｍ、ゲ
ート幅は０．０７５または１．５ｍｍである。なお、ゲ
ート電極とソース、ドレイン電極との距離はそれぞれ３
μｍであり、ゲート、ソース、ドレイン電極は、周知の
リソグラフィ技術を用いて所定形状に形成される。
【００１２】ゲート、ソース、ドレイン電極を含む基板
の表面にプラズマＣＶＤ法により窒化シリコンによる保
護膜を形成する。その後、ダイシングソーを用いてそれ
ぞれのＦＥＴに分離する。
の表面にプラズマＣＶＤ法により窒化シリコンによる保
護膜を形成する。その後、ダイシングソーを用いてそれ
ぞれのＦＥＴに分離する。
【００１３】ＦＥＴの特性は、ゲート耐圧およびドレイ
ン耐圧により評価した。ゲート耐圧はゲート電極のリー
ク電流が−１００μＡ／ｍｍとなるゲート・ドレイン間
電圧として、ドレイン耐圧はゲート・ソース間電圧をピ
ンチオフ電圧とした場合の飽和ドレイン電流の１０％の
ドレイン電流が流れるときのソース・ドレイン間電圧と
して定義される。
ン耐圧により評価した。ゲート耐圧はゲート電極のリー
ク電流が−１００μＡ／ｍｍとなるゲート・ドレイン間
電圧として、ドレイン耐圧はゲート・ソース間電圧をピ
ンチオフ電圧とした場合の飽和ドレイン電流の１０％の
ドレイン電流が流れるときのソース・ドレイン間電圧と
して定義される。
【００１４】ゲート電極の方位を変化させた場合のゲー
ト耐圧およびドレイン耐圧を図１および図２に示す。ゲ
ート電極の方位としては、［０，１，１］、［０，１，
−１］、［０，１，０］の場合を測定した。図３に各Ｆ
ＥＴの方位を図示する。（１００）の基板表面上におい
て、ゲート電極の方位が［０，１，−１］のＦＥＴは、
［０，１，１］方向のＦＥＴのゲート電極と直交する方
向にゲート電極が延びている。［０，１，０］方向は、
［０，１，１］と［０，１，−１］の中間でそれぞれか
ら４５度回転した方向である。
ト耐圧およびドレイン耐圧を図１および図２に示す。ゲ
ート電極の方位としては、［０，１，１］、［０，１，
−１］、［０，１，０］の場合を測定した。図３に各Ｆ
ＥＴの方位を図示する。（１００）の基板表面上におい
て、ゲート電極の方位が［０，１，−１］のＦＥＴは、
［０，１，１］方向のＦＥＴのゲート電極と直交する方
向にゲート電極が延びている。［０，１，０］方向は、
［０，１，１］と［０，１，−１］の中間でそれぞれか
ら４５度回転した方向である。
【００１５】図１および図２から明らかなように、
［０，１，１］方向のＦＥＴは、他の方向のＦＥＴと比
べ、ゲート耐圧およびドレイン耐圧が向上していること
がわかる。
［０，１，１］方向のＦＥＴは、他の方向のＦＥＴと比
べ、ゲート耐圧およびドレイン耐圧が向上していること
がわかる。
【００１６】また、［０，１，１］から［０，１，−
１］方向にゲート電極方向を変化させた場合のゲート耐
圧およびドレイン耐圧（飽和ドレイン電流：２８０ｍＡ
／ｍｍ）を図４に示す。この図から明らかなように、
［０，１，１］から［０，１，−１］方向に２５度まで
回転した場合には、ゲート耐圧およびドレイン耐圧はあ
まり劣化せず、それ以上回転させると特性が劣化するこ
とがわかる。なお、ゲート電極方向は［０，１，１］と
結晶学的に等価な方向でも良く、それを含めて、＜０１
１＞と記載する。
１］方向にゲート電極方向を変化させた場合のゲート耐
圧およびドレイン耐圧（飽和ドレイン電流：２８０ｍＡ
／ｍｍ）を図４に示す。この図から明らかなように、
［０，１，１］から［０，１，−１］方向に２５度まで
回転した場合には、ゲート耐圧およびドレイン耐圧はあ
まり劣化せず、それ以上回転させると特性が劣化するこ
とがわかる。なお、ゲート電極方向は［０，１，１］と
結晶学的に等価な方向でも良く、それを含めて、＜０１
１＞と記載する。
【００１７】次に、保護膜の膜応力によるゲート耐圧へ
の影響を図５に示す。保護膜の膜応力が、引っ張り方向
に１．０×１０9dyn/cm2の場合を白丸（○）、および
２．０×１０9dyn/cm2の場合を黒丸（●）で示す。図か
ら明らかなように、１．０×１０9dyn/cm2の場合に比べ
て、２．０×１０9dyn/cm2の場合にゲート耐圧が向上す
ることがわかる。しかし、膜応力が４．０×１０9dyn/c
m2以上では、ＦＥＴの電流−電圧特性のヒステリシスが
増大するため、応力をそれ以下とすることが必要とな
る。なお、保護膜の応力は、基板上に保護膜を形成した
後の基板の変形（反り）から測定する。
の影響を図５に示す。保護膜の膜応力が、引っ張り方向
に１．０×１０9dyn/cm2の場合を白丸（○）、および
２．０×１０9dyn/cm2の場合を黒丸（●）で示す。図か
ら明らかなように、１．０×１０9dyn/cm2の場合に比べ
て、２．０×１０9dyn/cm2の場合にゲート耐圧が向上す
ることがわかる。しかし、膜応力が４．０×１０9dyn/c
m2以上では、ＦＥＴの電流−電圧特性のヒステリシスが
増大するため、応力をそれ以下とすることが必要とな
る。なお、保護膜の応力は、基板上に保護膜を形成した
後の基板の変形（反り）から測定する。
【００１８】したがって、ゲート電極の延存方向を
［０，１，１］方向、または、［０，１，１］から
［０，１，−１］方向に２５度まで回転した方向に設定
し、かつ、保護膜の膜応力を引っ張り方向に１．５×１
０9以上４．０×１０9dyn/cm2以下に設定することで、
ゲート耐圧およびドレイン耐圧を向上させることが可能
となることがわかる。
［０，１，１］方向、または、［０，１，１］から
［０，１，−１］方向に２５度まで回転した方向に設定
し、かつ、保護膜の膜応力を引っ張り方向に１．５×１
０9以上４．０×１０9dyn/cm2以下に設定することで、
ゲート耐圧およびドレイン耐圧を向上させることが可能
となることがわかる。
【００１９】なお、基板の面方位は、（１００）面から
１０度程度ずれても良い。保護膜の応力は、成膜条件に
よりコントロールすることができ、保護膜の材質は、必
要な応力を生じるものであれば他の材質でも良い。
１０度程度ずれても良い。保護膜の応力は、成膜条件に
よりコントロールすることができ、保護膜の材質は、必
要な応力を生じるものであれば他の材質でも良い。
【００２０】
【発明の効果】以上説明したように、本発明による半導
体装置は、実質的に（１００）を主面とするＧａＡｓ単
結晶からなる基板と、該基板上の離隔した位置にそれぞ
れオーミック接触するソース電極およびドレイン電極
と、前記ソース電極およびドレイン電極間の該基板とシ
ョットキー接合し実質的に＜０１１＞方向に延在したゲ
ート電極と、該基板およびゲート電極を被覆し１．５×
１０9dyn/cm2以上の引っ張り応力を有する保護膜を有す
るものである。
体装置は、実質的に（１００）を主面とするＧａＡｓ単
結晶からなる基板と、該基板上の離隔した位置にそれぞ
れオーミック接触するソース電極およびドレイン電極
と、前記ソース電極およびドレイン電極間の該基板とシ
ョットキー接合し実質的に＜０１１＞方向に延在したゲ
ート電極と、該基板およびゲート電極を被覆し１．５×
１０9dyn/cm2以上の引っ張り応力を有する保護膜を有す
るものである。
【００２１】したがって、ゲート電極およびそれに隣接
するＧａＡｓ単結晶からなる半導体表面の所定の結晶方
位に対して、保護膜により引っ張り応力を加えることが
できる。このため、ゲート耐圧およびドレイン耐圧を向
上させることができ、電力増幅用ＦＥＴの特性を著しく
向上することが可能となる。
するＧａＡｓ単結晶からなる半導体表面の所定の結晶方
位に対して、保護膜により引っ張り応力を加えることが
できる。このため、ゲート耐圧およびドレイン耐圧を向
上させることができ、電力増幅用ＦＥＴの特性を著しく
向上することが可能となる。
【図１】ゲート電極の方位を変化させた場合のゲート耐
圧と飽和電流の関係を示す図。
圧と飽和電流の関係を示す図。
【図２】ゲート電極の方位を変化させた場合のドレイン
耐圧と飽和電流の関係を示す図。
耐圧と飽和電流の関係を示す図。
【図３】ゲート電極の結晶方位を説明するための図。
【図４】ゲート電極の方位とドレイン耐圧およびゲート
耐圧の関係を示す図。
耐圧の関係を示す図。
【図５】保護膜の応力を変化させた場合のドレイン耐圧
と飽和電流の関係を示す図。
と飽和電流の関係を示す図。
Claims (1)
- 【請求項１】 実質的に（１００）を主面とするＧａＡ
ｓ単結晶からなる基板と、該基板上の離隔した位置にそ
れぞれオーミック接触するソース電極およびドレイン電
極と、前記ソース電極およびドレイン電極間の該基板と
ショットキー接合し実質的に＜０１１＞方向に延在した
ゲート電極と、該基板およびゲート電極を被覆し１．５
×１０9dyn/cm2以上の引っ張り応力を有する保護膜とを
含有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35679991A JPH05182988A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35679991A JPH05182988A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182988A true JPH05182988A (ja) | 1993-07-23 |
Family
ID=18450834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35679991A Pending JPH05182988A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013168640A (ja) * | 2012-01-18 | 2013-08-29 | Asahi Kasei Electronics Co Ltd | 半導体素子及びその製造方法、並びに、磁気センサー |
-
1991
- 1991-12-26 JP JP35679991A patent/JPH05182988A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013168640A (ja) * | 2012-01-18 | 2013-08-29 | Asahi Kasei Electronics Co Ltd | 半導体素子及びその製造方法、並びに、磁気センサー |
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