JP3284662B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3284662B2 JP3284662B2 JP12221593A JP12221593A JP3284662B2 JP 3284662 B2 JP3284662 B2 JP 3284662B2 JP 12221593 A JP12221593 A JP 12221593A JP 12221593 A JP12221593 A JP 12221593A JP 3284662 B2 JP3284662 B2 JP 3284662B2
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- Japan
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- electrode
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Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体装置に
関し、特に高周波、高出力用途のＧａＡｓＭＥＳＦＥＴ
の構造に関する。
関し、特に高周波、高出力用途のＧａＡｓＭＥＳＦＥＴ
の構造に関する。
【０００２】
【従来の技術】従来高出力ＧａＡｓＭＥＳＦＥＴは一般
的なＦＥＴと異なり、図２に示すように、良好な高周波
特性を得るために、ソース・ドレイン電極７，８近傍に
比べ、ゲート電極周辺の能動層厚さを薄くしたリセス構
造を取っている。すなわち、リセス構造とすることによ
り、界面準位による表面空乏層の影響を低減し、その結
果ソース抵抗、ドレイン抵抗の低減を図っている。
的なＦＥＴと異なり、図２に示すように、良好な高周波
特性を得るために、ソース・ドレイン電極７，８近傍に
比べ、ゲート電極周辺の能動層厚さを薄くしたリセス構
造を取っている。すなわち、リセス構造とすることによ
り、界面準位による表面空乏層の影響を低減し、その結
果ソース抵抗、ドレイン抵抗の低減を図っている。
【０００３】また、ＦＥＴ素子表面を保護する必要があ
るので、ＳｉＯ2 膜やＳｉＮ膜等の保護膜９を設けてい
る。
るので、ＳｉＯ2 膜やＳｉＮ膜等の保護膜９を設けてい
る。
【０００４】
【発明が解決しようとする課題】上記の従来の構造の高
出力ＧａＡｓＭＥＳＧＥＴは、素子部表面状態保護をＳ
ｉＯ2 やＳｉＮ膜で保護するので、表面保護膜の形成方
法や外部環境の影響を受け、ドレイン電流（ＩＤＳ）が
使用時に変動するという欠点があった。
出力ＧａＡｓＭＥＳＧＥＴは、素子部表面状態保護をＳ
ｉＯ2 やＳｉＮ膜で保護するので、表面保護膜の形成方
法や外部環境の影響を受け、ドレイン電流（ＩＤＳ）が
使用時に変動するという欠点があった。
【０００５】
【課題を解決するための手段】本発明による高出力Ｇａ
ＡｓＭＥＳＦＥＴは、ゲート・ドレイン電極間のＦＥＴ
能動層上またはゲート・ドレイン間およびゲート・ソー
ス電極間のＦＥＴ能動層上に、ＧａＡｓ層と不純物ドー
プしたＡｌＧａＡｓ層を設け、ソース，ゲート，ドレイ
ン電極と分離された２次元電子ガス層でＦＥＴ能動層表
面の大部分を被覆した構造となっている。
ＡｓＭＥＳＦＥＴは、ゲート・ドレイン電極間のＦＥＴ
能動層上またはゲート・ドレイン間およびゲート・ソー
ス電極間のＦＥＴ能動層上に、ＧａＡｓ層と不純物ドー
プしたＡｌＧａＡｓ層を設け、ソース，ゲート，ドレイ
ン電極と分離された２次元電子ガス層でＦＥＴ能動層表
面の大部分を被覆した構造となっている。
【０００６】
【作用】上記の構造によると、ソース，ゲート，ドレイ
ン電極と分離された２次元電子ガス層でＦＥＴ能動層を
覆うことになり、能動層と保護膜およびその外部環境と
の間を完全に電気的にシールドすることができる。
ン電極と分離された２次元電子ガス層でＦＥＴ能動層を
覆うことになり、能動層と保護膜およびその外部環境と
の間を完全に電気的にシールドすることができる。
【０００７】
【実施例】以下、この発明について図面を参照して説明
する。
する。
【０００８】図１はこの発明の一実施例のＦＥＴの要部
断面図である。製法の説明をともなって説明する。
断面図である。製法の説明をともなって説明する。
【０００９】図３ａ〜ｅは図１のＦＥＴの製造工程順の
縦断面図である。図３ａは、半絶縁性ＧａＡｓ基板１に
ｎ型ＦＥＴ能動層２およびｎ型低不純物濃度ＧａＡｓ層
３およびｎ型不純物をドープしたＡｌＧａＡｓ層４をＭ
ＢＥ法やＭＯＣＶＤ法を用いて結晶成長する工程。次に
図３ｂに示すようにウェーハ表面にスペーサとなるＳｉ
Ｏ2 膜１０を成長した後ゲートとなる領域を開口するホ
トレジスト（ＰＲ）工程と、次に図３ｃに示すようにゲ
ートとなる領域のＳｉＯ2 膜１０とその直下のＡｌＧａ
Ａｓ層４および低濃度ＧａＡｓ層３をエッチングし、Ｐ
Ｒを残した状態でゲートメタル６を蒸着する工程と、次
に図３ｄに示すようにゲートとなる部分を残しその他の
ゲートメタル６をリフトオフ法で除去した後、ソース・
ドレインオーミック電極７，８となる部分以外をＰＲ法
で保護した後、その部分のＳｉＯ2、ＡｌＧａＡｓ層
４、低濃度ＧａＡｓ層３をエッチングし、ＰＲを残した
状態でオーミックメタルを蒸着する工程と、次に図３ｅ
に示すようにソース電極７とドレイン電極８を残し、そ
れ以外の部分のオーミックメタルをリフトオフ法で除去
した後熱処理を行い、オーミック性のソース電極７とド
レイン電極８を形成し、その後表面保護膜９を成長する
工程で図１のＦＥＴが完成する。
縦断面図である。図３ａは、半絶縁性ＧａＡｓ基板１に
ｎ型ＦＥＴ能動層２およびｎ型低不純物濃度ＧａＡｓ層
３およびｎ型不純物をドープしたＡｌＧａＡｓ層４をＭ
ＢＥ法やＭＯＣＶＤ法を用いて結晶成長する工程。次に
図３ｂに示すようにウェーハ表面にスペーサとなるＳｉ
Ｏ2 膜１０を成長した後ゲートとなる領域を開口するホ
トレジスト（ＰＲ）工程と、次に図３ｃに示すようにゲ
ートとなる領域のＳｉＯ2 膜１０とその直下のＡｌＧａ
Ａｓ層４および低濃度ＧａＡｓ層３をエッチングし、Ｐ
Ｒを残した状態でゲートメタル６を蒸着する工程と、次
に図３ｄに示すようにゲートとなる部分を残しその他の
ゲートメタル６をリフトオフ法で除去した後、ソース・
ドレインオーミック電極７，８となる部分以外をＰＲ法
で保護した後、その部分のＳｉＯ2、ＡｌＧａＡｓ層
４、低濃度ＧａＡｓ層３をエッチングし、ＰＲを残した
状態でオーミックメタルを蒸着する工程と、次に図３ｅ
に示すようにソース電極７とドレイン電極８を残し、そ
れ以外の部分のオーミックメタルをリフトオフ法で除去
した後熱処理を行い、オーミック性のソース電極７とド
レイン電極８を形成し、その後表面保護膜９を成長する
工程で図１のＦＥＴが完成する。
【００１０】上記本発明の実施例によるとゲート電極６
・ソース電極７間、ゲート電極６・ドレイン電極８間の
ＦＥＴ能動層２を低濃度ＧａＡｓ層３とドーピングされ
たＡｌＧａＡｓ層４で被覆できる。ドーピングしたＡｌ
ＧａＡｓ層４直下低濃度ＧａＡｓ層３にはソース，ゲー
ト，ドレイン電極と分離された２次元電子ガス層５が形
成され、外部からの影響を電気的にシールドする。
・ソース電極７間、ゲート電極６・ドレイン電極８間の
ＦＥＴ能動層２を低濃度ＧａＡｓ層３とドーピングされ
たＡｌＧａＡｓ層４で被覆できる。ドーピングしたＡｌ
ＧａＡｓ層４直下低濃度ＧａＡｓ層３にはソース，ゲー
ト，ドレイン電極と分離された２次元電子ガス層５が形
成され、外部からの影響を電気的にシールドする。
【００１１】
【発明の効果】以上説明したように、本発明による高出
力ＧａＡｓＭＥＳＦＥＴは、ソース，ゲート，ドレイン
電極と分離された２次元電子ガス層でゲート・ドレイン
間能動層を覆い電気的にシールドすることにより、保護
膜や外部の影響を能動層に与えることを防止することが
できるため、ドレイン電流の変動等の従来有していた不
具合発生がなくなり、極めて信頼度の高い安定した半導
体装置を提供できる。
力ＧａＡｓＭＥＳＦＥＴは、ソース，ゲート，ドレイン
電極と分離された２次元電子ガス層でゲート・ドレイン
間能動層を覆い電気的にシールドすることにより、保護
膜や外部の影響を能動層に与えることを防止することが
できるため、ドレイン電流の変動等の従来有していた不
具合発生がなくなり、極めて信頼度の高い安定した半導
体装置を提供できる。
【００１２】また、外部の影響を受けないため、半導体
素子を入れるパッケージを安価なものや、樹脂封止パッ
ケージに出来るため、製造原価の低減を図ることができ
る。
素子を入れるパッケージを安価なものや、樹脂封止パッ
ケージに出来るため、製造原価の低減を図ることができ
る。
【００１３】さらに、保護膜の成長において成長前処理
方法、成長方法に影響されない高出力ＧａＡｓＭＥＳＦ
ＥＴの構造を提供できる。
方法、成長方法に影響されない高出力ＧａＡｓＭＥＳＦ
ＥＴの構造を提供できる。
【図１】 本発明のＧａＡｓＭＥＳＦＥＴの要部縦断面
図である。
図である。
【図２】 従来のＧａＡｓＭＥＳＦＥＴの要部縦断面図
である。
である。
【図３】 本発明の実施例の製造工程順に示す縦断面で
ある。
ある。
１ 半絶縁性ＧａＡｓ基板 ２ ＦＥＴ能動層 ３ 低濃度ＧａＡＳ層 ４ 不純物ドープしたＡｌＧａＡｓ層 ５ ＡｌＧａＡｓ層直下のＧａＡｓ層にできる２次元電
子ガス層 ６ ゲートメタル ７ ソースオーミック電極 ８ ドレインオーミック電極 ９ 保護膜 １０ スペーサＳｉＯ2 膜 １１，１２ フォトレジスト（ＰＲ）
子ガス層 ６ ゲートメタル ７ ソースオーミック電極 ８ ドレインオーミック電極 ９ 保護膜 １０ スペーサＳｉＯ2 膜 １１，１２ フォトレジスト（ＰＲ）
Claims (2)
- 【請求項１】ＧａＡｓＭＥＳＦＥＴにおいて、ゲート電
極とドレイン電極間のＦＥＴ能動層上にＧａＡｓ層と不
純物ドープしたＡｌＧａＡｓ層を設け、界面にソース，
ゲート，ドレイン電極と分離された２次元電子ガス層を
有することを特徴とする半導体装置。 - 【請求項２】ゲート電極とソース電極間においても同様
な２次元電子ガス層を有することを特徴とする請求項１
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12221593A JP3284662B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12221593A JP3284662B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333957A JPH06333957A (ja) | 1994-12-02 |
| JP3284662B2 true JP3284662B2 (ja) | 2002-05-20 |
Family
ID=14830409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12221593A Expired - Fee Related JP3284662B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284662B2 (ja) |
-
1993
- 1993-05-25 JP JP12221593A patent/JP3284662B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06333957A (ja) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |