JP3154556B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JP3154556B2 JP3154556B2 JP17419692A JP17419692A JP3154556B2 JP 3154556 B2 JP3154556 B2 JP 3154556B2 JP 17419692 A JP17419692 A JP 17419692A JP 17419692 A JP17419692 A JP 17419692A JP 3154556 B2 JP3154556 B2 JP 3154556B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- inalas
- undoped
- gate electrode
- ingaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
およびその製造方法に関する。より詳しくは、ＩnＰ基
板上に形成されたＩnＡlＡs／ＩnＧaＡs系ＭＩＳＦＥＴ
などの電界効果トランジスタおよびその製造方法に関す
る。
およびその製造方法に関する。より詳しくは、ＩnＰ基
板上に形成されたＩnＡlＡs／ＩnＧaＡs系ＭＩＳＦＥＴ
などの電界効果トランジスタおよびその製造方法に関す
る。
【０００２】
【従来技術】従来、この種のＩnＡlＡs／n−ＩnＧaＡs
系ＭＩＳＦＥＴとしては、図１３に示すようなものがあ
る。このＭＩＳＦＥＴは、半絶縁性ＩnＰ基板３０１上
に、アンドープＩnＡlＡsバッファ層３０２、アンドー
プＩnＧaＡsチャネル層３０３、ＳiドープＩnＧaＡsチ
ャネル層３０４、アンドープＩnＡlＡsショットキー層
３０５およびアンドープＩnＧaＡsキャップ層(厚さ５０
Å以下)３０６を順に備えている。このキャップ層３０
６の上にＡl,Ｔiなどからなるゲート電極３１０が設け
られており、このゲート電極(金属)３１０と、アンドー
プＩnＧaＡsキャップ層(半導体)３０６と、ＩnＡlＡsシ
ョットキー層(半導体)３０５とで、ショットキー接合を
構成している。３０８はソース電極、３０９はドレイン
電極を示している(斜線部は電極と半導体層とがアロイ
している領域を示している。)。上記アンドープＩnＧa
Ａsキャップ層３０６は、ＩnＡlＡsショットキー層３０
５をパッシベーションし、かつ、ショットキー障壁高さ
(バリアハイト)を確保する働きをする。ここで、このア
ンドープＩnＧaＡsキャップ層３０６を５０Åを超えて
形成するとパッシベーション効果が改善される。しか
し、実効的バリアハイトが低下する。このため、実際
上、アンドープＩnＧaＡsキャップ層３０６の厚さは、
５０Å以下に抑えられている。
系ＭＩＳＦＥＴとしては、図１３に示すようなものがあ
る。このＭＩＳＦＥＴは、半絶縁性ＩnＰ基板３０１上
に、アンドープＩnＡlＡsバッファ層３０２、アンドー
プＩnＧaＡsチャネル層３０３、ＳiドープＩnＧaＡsチ
ャネル層３０４、アンドープＩnＡlＡsショットキー層
３０５およびアンドープＩnＧaＡsキャップ層(厚さ５０
Å以下)３０６を順に備えている。このキャップ層３０
６の上にＡl,Ｔiなどからなるゲート電極３１０が設け
られており、このゲート電極(金属)３１０と、アンドー
プＩnＧaＡsキャップ層(半導体)３０６と、ＩnＡlＡsシ
ョットキー層(半導体)３０５とで、ショットキー接合を
構成している。３０８はソース電極、３０９はドレイン
電極を示している(斜線部は電極と半導体層とがアロイ
している領域を示している。)。上記アンドープＩnＧa
Ａsキャップ層３０６は、ＩnＡlＡsショットキー層３０
５をパッシベーションし、かつ、ショットキー障壁高さ
(バリアハイト)を確保する働きをする。ここで、このア
ンドープＩnＧaＡsキャップ層３０６を５０Åを超えて
形成するとパッシベーション効果が改善される。しか
し、実効的バリアハイトが低下する。このため、実際
上、アンドープＩnＧaＡsキャップ層３０６の厚さは、
５０Å以下に抑えられている。
【０００３】また、図１４に示すように、従来のＩnＡl
Ａs／n−ＩnＧaＡs系ＭＩＳＦＥＴの中には、ゲート部
にリセス溝３２０を有するものがある。このリセス型Ｉ
nＡlＡs／n−ＩnＧaＡs系ＭＩＳＦＥＴは、図１３に示
したＭＩＳＦＥＴのアンドープＩnＧaＡsキャップ層３
０６に代えて、ＳiドープＩnＧaＡsキャップ層３０７を
備えている。このキャップ層３０７の略中央に、いわゆ
るリセスエッチングによって、アンドープＩnＡlＡsシ
ョットキー層３０５の表面に至るリセス溝３２０が形成
されている。そして、ゲート電極３１０は、露出したア
ンドープＩnＡlＡsショットキー層３０５の表面に設け
られている。上記キャップ層３０７は、ソース電極３０
８、ドレイン電極３０９などのオーミック接触抵抗を低
減し、安定化することに寄与する。
Ａs／n−ＩnＧaＡs系ＭＩＳＦＥＴの中には、ゲート部
にリセス溝３２０を有するものがある。このリセス型Ｉ
nＡlＡs／n−ＩnＧaＡs系ＭＩＳＦＥＴは、図１３に示
したＭＩＳＦＥＴのアンドープＩnＧaＡsキャップ層３
０６に代えて、ＳiドープＩnＧaＡsキャップ層３０７を
備えている。このキャップ層３０７の略中央に、いわゆ
るリセスエッチングによって、アンドープＩnＡlＡsシ
ョットキー層３０５の表面に至るリセス溝３２０が形成
されている。そして、ゲート電極３１０は、露出したア
ンドープＩnＡlＡsショットキー層３０５の表面に設け
られている。上記キャップ層３０７は、ソース電極３０
８、ドレイン電極３０９などのオーミック接触抵抗を低
減し、安定化することに寄与する。
【０００４】
【発明が解決しようとする課題】ところで、図１３に示
したＭＩＳＦＥＴのＩnＧaＡsキャップ層３０６は極め
て薄く(５０Å以下)形成されているため、パッシベーシ
ョン作用が不完全になりがちである。また、知られてい
るように、その直下のＩnＡlＡsショットキー層３０５
は非常に酸化され易く、不安定な結晶である。このた
め、製造工程中の熱処理(温度３００〜４００℃程度)に
よって、上記ＩnＡlＡsショットキー層３０５の表面
が、基板表面に付着している残留酸素、水分などと結合
して簡単に酸化されてしまうという問題がある。ＩnＡl
Ａsショットキー層３０５の表面が一旦酸化されてしま
うと、ゲート電極３１０とソース電極３０８,ドレイン
電極３０９との間のチャネル電子の一部が空乏化して、
ソース・ゲート間抵抗,ソース・ドレイン間抵抗の大幅
な増加を招き、相互コンダクタンスＧmが劣化すること
になる。また、図１３に示したＭＩＳＦＥＴのショット
キー接合のバリアハイトは通常０.５eＶ程度であり、Ｇ
aＡs系ＦＥＴのショットキー接合のバリアハイトに比し
て０.２eＶ程度低いという問題がある。このため、Ｉn
ＡlＡs／n−ＩnＧaＡs系ＭＩＳＦＥＴはゲートリーク電
流が大きくなって、ゲート耐圧がＧaＡs系ＦＥＴに比し
て低いという問題がある。
したＭＩＳＦＥＴのＩnＧaＡsキャップ層３０６は極め
て薄く(５０Å以下)形成されているため、パッシベーシ
ョン作用が不完全になりがちである。また、知られてい
るように、その直下のＩnＡlＡsショットキー層３０５
は非常に酸化され易く、不安定な結晶である。このた
め、製造工程中の熱処理(温度３００〜４００℃程度)に
よって、上記ＩnＡlＡsショットキー層３０５の表面
が、基板表面に付着している残留酸素、水分などと結合
して簡単に酸化されてしまうという問題がある。ＩnＡl
Ａsショットキー層３０５の表面が一旦酸化されてしま
うと、ゲート電極３１０とソース電極３０８,ドレイン
電極３０９との間のチャネル電子の一部が空乏化して、
ソース・ゲート間抵抗,ソース・ドレイン間抵抗の大幅
な増加を招き、相互コンダクタンスＧmが劣化すること
になる。また、図１３に示したＭＩＳＦＥＴのショット
キー接合のバリアハイトは通常０.５eＶ程度であり、Ｇ
aＡs系ＦＥＴのショットキー接合のバリアハイトに比し
て０.２eＶ程度低いという問題がある。このため、Ｉn
ＡlＡs／n−ＩnＧaＡs系ＭＩＳＦＥＴはゲートリーク電
流が大きくなって、ゲート耐圧がＧaＡs系ＦＥＴに比し
て低いという問題がある。
【０００５】図１４に示したリセス型ＭＩＳＦＥＴにお
いても、素子表面にＩnＡlＡs層３０５が位置してい
る。このため、図１３に示したＭＩＳＦＥＴと同様に、
製造工程中の熱処理(温度３００〜４００℃程度)によっ
て、上記ＩnＧaＡsショットキー層３０５の表面が、基
板表面に付着している残留酸素、水分などと結合して簡
単に酸化されてしまうという問題がある。さらに、図１
３に示したＭＩＳＦＥＴと同様に、ゲートリーク電流が
非常に大きく、ゲート耐圧がＧaＡs系ＭＩＳＦＥＴに比
して低いという問題がある。
いても、素子表面にＩnＡlＡs層３０５が位置してい
る。このため、図１３に示したＭＩＳＦＥＴと同様に、
製造工程中の熱処理(温度３００〜４００℃程度)によっ
て、上記ＩnＧaＡsショットキー層３０５の表面が、基
板表面に付着している残留酸素、水分などと結合して簡
単に酸化されてしまうという問題がある。さらに、図１
３に示したＭＩＳＦＥＴと同様に、ゲートリーク電流が
非常に大きく、ゲート耐圧がＧaＡs系ＭＩＳＦＥＴに比
して低いという問題がある。
【０００６】そこで、この発明の目的は、製造工程中に
ＩnＡlＡsショットキー層が酸化されるのを防いでソー
ス・ゲート間直列抵抗の増大や相互コンダクタンスの劣
化を抑制でき、しかも、上記ＩnＡlＡsショットキー層
とゲート電極とで構成するショットキー接合のバリアハ
イトを高めて、ゲートリーク電流を低減してゲート耐圧
を向上できる電界効果トランジスタおよびその製造方法
を提供することにある。
ＩnＡlＡsショットキー層が酸化されるのを防いでソー
ス・ゲート間直列抵抗の増大や相互コンダクタンスの劣
化を抑制でき、しかも、上記ＩnＡlＡsショットキー層
とゲート電極とで構成するショットキー接合のバリアハ
イトを高めて、ゲートリーク電流を低減してゲート耐圧
を向上できる電界効果トランジスタおよびその製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明の電界効果トランジスタは、基板上に、キ
ャリアの導通経路となるべきチャネル層とアンドープＩ
nＡlＡs層とが順に積層され、上記アンドープＩnＡlＡs
層表面の所定領域上にゲート電極を有して、上記アンド
ープＩnＡlＡs層とゲート電極とでショットキー接合を
構成する電界効果トランジスタにおいて、上記アンドー
プＩnＡlＡs層表面のうち少なくとも上記ゲート電極直
下の領域に、リンが含まれていることを特徴としてい
る。
に、この発明の電界効果トランジスタは、基板上に、キ
ャリアの導通経路となるべきチャネル層とアンドープＩ
nＡlＡs層とが順に積層され、上記アンドープＩnＡlＡs
層表面の所定領域上にゲート電極を有して、上記アンド
ープＩnＡlＡs層とゲート電極とでショットキー接合を
構成する電界効果トランジスタにおいて、上記アンドー
プＩnＡlＡs層表面のうち少なくとも上記ゲート電極直
下の領域に、リンが含まれていることを特徴としてい
る。
【０００８】また、上記ゲート電極直下で上記リンが含
まれている部分の厚さが４００Å以下であるのが望まし
い。
まれている部分の厚さが４００Å以下であるのが望まし
い。
【０００９】また、この発明の電界効果トランジスタの
製造方法は、基板上に、キャリアの導通経路となるべき
チャネル層と、アンドープＩnＡlＡs層とを順に積層す
る工程と、上記各層を積層した基板を、ＰＨ3とＨ2とか
ら生成されたプラズマに晒して、上記アンドープＩnＡl
Ａs層にリンを含ませる工程と、上記ＩnＡlＡs層上の所
定領域にゲート電極を設けて、上記ＩnＡlＡs層とゲー
ト電極とでショットキー接合を構成する工程を有するこ
とを特徴としている。
製造方法は、基板上に、キャリアの導通経路となるべき
チャネル層と、アンドープＩnＡlＡs層とを順に積層す
る工程と、上記各層を積層した基板を、ＰＨ3とＨ2とか
ら生成されたプラズマに晒して、上記アンドープＩnＡl
Ａs層にリンを含ませる工程と、上記ＩnＡlＡs層上の所
定領域にゲート電極を設けて、上記ＩnＡlＡs層とゲー
ト電極とでショットキー接合を構成する工程を有するこ
とを特徴としている。
【００１０】また、この発明の電界効果トランジスタの
製造方法は、基板上に、キャリアの導通経路となるべき
チャネル層と、アンドープＩnＡlＡs層と、ＳiドープＩ
nＧaＡs層とを順に積層する工程と、上記ＩnＧaＡs層の
所定領域にリセス溝を形成して、このリセス溝の底部に
上記アンドープＩnＡlＡs層表面を露出させる工程と、
上記各層を積層した基板を、ＰＨ3とＨ2とから生成され
たプラズマに晒して、上記リセス溝内のアンドープＩn
ＡlＡs層表面にリンを含ませる工程と、上記リセス溝内
のＩnＡlＡs層表面にゲート電極を設けて、上記ＩnＡl
Ａs層とゲート電極とでショットキー接合を構成する工
程を有することを特徴としている。
製造方法は、基板上に、キャリアの導通経路となるべき
チャネル層と、アンドープＩnＡlＡs層と、ＳiドープＩ
nＧaＡs層とを順に積層する工程と、上記ＩnＧaＡs層の
所定領域にリセス溝を形成して、このリセス溝の底部に
上記アンドープＩnＡlＡs層表面を露出させる工程と、
上記各層を積層した基板を、ＰＨ3とＨ2とから生成され
たプラズマに晒して、上記リセス溝内のアンドープＩn
ＡlＡs層表面にリンを含ませる工程と、上記リセス溝内
のＩnＡlＡs層表面にゲート電極を設けて、上記ＩnＡl
Ａs層とゲート電極とでショットキー接合を構成する工
程を有することを特徴としている。
【００１１】
【作用】この発明は、本発明者による実験、考察に基づ
いて創出された。
いて創出された。
【００１２】基板上に積層されたアンドープＩnＡlＡs
層表面(この表面上に厚さ５０Å以下のＩnＧaＡs層が積
層されている場合を含む。)のうちゲート電極直下にリ
ンが含まれている場合、上記アンドープＩnＡlＡs層表
面がそのまま露出することがなくなる。かつ、このリン
が含まれている部分(以下、「リン化物層」という。)によ
って素子表面がパッシベーションされる。したがって、
ゲート電極とソース電極,ドレイン電極との間のＩnＡl
Ａs層表面が酸化されにくくなって、チャネル電子の空
乏化が抑制される。この結果、ソース・ゲート間抵抗や
ソース・ドレイン間抵抗の増大が抑えられ、相互コンダ
クタンスＧmが劣化しなくなる。また、上記ゲート電極
がＡl,Ｔiなどからなる場合、ショットキー接合のバリ
アハイトが、図１３,１４に示した従来のＩnＡlＡs／n
−ＩnＧaＡs系ＦＥＴのバリアハイトに比して、０.２e
Ｖ程度高くなる。これは、本発明者が実験により確認し
た。
層表面(この表面上に厚さ５０Å以下のＩnＧaＡs層が積
層されている場合を含む。)のうちゲート電極直下にリ
ンが含まれている場合、上記アンドープＩnＡlＡs層表
面がそのまま露出することがなくなる。かつ、このリン
が含まれている部分(以下、「リン化物層」という。)によ
って素子表面がパッシベーションされる。したがって、
ゲート電極とソース電極,ドレイン電極との間のＩnＡl
Ａs層表面が酸化されにくくなって、チャネル電子の空
乏化が抑制される。この結果、ソース・ゲート間抵抗や
ソース・ドレイン間抵抗の増大が抑えられ、相互コンダ
クタンスＧmが劣化しなくなる。また、上記ゲート電極
がＡl,Ｔiなどからなる場合、ショットキー接合のバリ
アハイトが、図１３,１４に示した従来のＩnＡlＡs／n
−ＩnＧaＡs系ＦＥＴのバリアハイトに比して、０.２e
Ｖ程度高くなる。これは、本発明者が実験により確認し
た。
【００１３】なお、電子情報通信学会技術研究報告(Ｅ
Ｄ８９−１１６(１９８９年１１月１７日),p．６１)に
おいて、ＧaＡs基板をＰＨ3とＨ2とから生成されたプラ
ズマに晒すことにより、上記ＧaＡs基板の表面にリン化
物層を形成する実験がなされている。しかし、この実験
は、ＰＨ3プラズマ処理をＦＥＴに適用したものではな
く、またそれを示唆したものではない。何故ならば、Ｇ
aＡsは、本来ＩnＡlＡsよりも酸化されにくく、遥かに
安定した材料であるから、ＰＨ3プラズマ処理を行わな
くても、ＧaＡs表面の酸化によるソース・ゲート間抵抗
やソース・ドレイン間抵抗の増大、相互コンダクタンス
の劣化のような問題は全く発生しないからである。ま
た、ＧaＡsとゲート金属(Ｔi、Ａlなど)とからなるショ
ットキー接合を考えた場合、そのバリアハイトはＩnＡl
Ａsのそれと比べ０.２eＶ程度高い値となっている。こ
の結果、ＧaＡs系ＦＥＴでは、ゲートショットキー特性
が安定しており、ＰＨ3プラズマ処理を施さなくても十
分実用に耐える安定動作が可能となっている。したがっ
て、上記報告には本願のようなＦＥＴの特性や信頼性を
改善するという目的意識はなく、上記報告からは本願発
明は決して生まれ得ないものである。
Ｄ８９−１１６(１９８９年１１月１７日),p．６１)に
おいて、ＧaＡs基板をＰＨ3とＨ2とから生成されたプラ
ズマに晒すことにより、上記ＧaＡs基板の表面にリン化
物層を形成する実験がなされている。しかし、この実験
は、ＰＨ3プラズマ処理をＦＥＴに適用したものではな
く、またそれを示唆したものではない。何故ならば、Ｇ
aＡsは、本来ＩnＡlＡsよりも酸化されにくく、遥かに
安定した材料であるから、ＰＨ3プラズマ処理を行わな
くても、ＧaＡs表面の酸化によるソース・ゲート間抵抗
やソース・ドレイン間抵抗の増大、相互コンダクタンス
の劣化のような問題は全く発生しないからである。ま
た、ＧaＡsとゲート金属(Ｔi、Ａlなど)とからなるショ
ットキー接合を考えた場合、そのバリアハイトはＩnＡl
Ａsのそれと比べ０.２eＶ程度高い値となっている。こ
の結果、ＧaＡs系ＦＥＴでは、ゲートショットキー特性
が安定しており、ＰＨ3プラズマ処理を施さなくても十
分実用に耐える安定動作が可能となっている。したがっ
て、上記報告には本願のようなＦＥＴの特性や信頼性を
改善するという目的意識はなく、上記報告からは本願発
明は決して生まれ得ないものである。
【００１４】また、電子情報通信学会技術研究報告(Ｅ
Ｄ９１−１４５(１９９２年１月２０日)，p.５３)にお
いて、ＧaＡs上に広ギャップ材料であるＩnＧaＰ層を格
子整合させてエピタキシャル成長し、このＩnＧaＰ層を
表面保護膜として利用する提案がなされている。このＩ
nＧaＰ層がショットキー特性を安定化させる主な理由と
しては、ゲート金属とＩnＧaＰ層との接合面に存在する
表面準位とＧaＡs内に閉じ込められている電子とが物理
的に隔離されているため、ＧaＡs内に閉じ込められてい
る電子が上記表面準位の影響を受けにくいこと、およ
び、ＩnＧaＰ層がＡl(非常に酸化され易い)を含んでい
ないため、ＩnＧaＰ層そのものが比較的安定な材料であ
ることが挙げられる。このため、ＩnＧaＰ表面層の効果
は、ゲート金属とＡlを含むＩnＡlＡs層とでショットキ
ー接合を構成するＦＥＴに適用することはできない。
Ｄ９１−１４５(１９９２年１月２０日)，p.５３)にお
いて、ＧaＡs上に広ギャップ材料であるＩnＧaＰ層を格
子整合させてエピタキシャル成長し、このＩnＧaＰ層を
表面保護膜として利用する提案がなされている。このＩ
nＧaＰ層がショットキー特性を安定化させる主な理由と
しては、ゲート金属とＩnＧaＰ層との接合面に存在する
表面準位とＧaＡs内に閉じ込められている電子とが物理
的に隔離されているため、ＧaＡs内に閉じ込められてい
る電子が上記表面準位の影響を受けにくいこと、およ
び、ＩnＧaＰ層がＡl(非常に酸化され易い)を含んでい
ないため、ＩnＧaＰ層そのものが比較的安定な材料であ
ることが挙げられる。このため、ＩnＧaＰ表面層の効果
は、ゲート金属とＡlを含むＩnＡlＡs層とでショットキ
ー接合を構成するＦＥＴに適用することはできない。
【００１５】つまり、ＰＨ3プラズマ処理などによって
材料表面にリン化物層を設けることは、ＩnＡlＡsのよ
うに表面状態が非常に不安定で、かつ、そのショットキ
ーバリアハイトが低い材料に適用されたときに、初め
て、素子特性(ＭＩＳＦＥＴ特性)を改善する効果を奏す
るのである。逆に言えば、上記２つの報告は、リン化物
層を設けることをＩnＡlＡsに適用する発想がなく、こ
のため、本願発明を決して導くことができない。
材料表面にリン化物層を設けることは、ＩnＡlＡsのよ
うに表面状態が非常に不安定で、かつ、そのショットキ
ーバリアハイトが低い材料に適用されたときに、初め
て、素子特性(ＭＩＳＦＥＴ特性)を改善する効果を奏す
るのである。逆に言えば、上記２つの報告は、リン化物
層を設けることをＩnＡlＡsに適用する発想がなく、こ
のため、本願発明を決して導くことができない。
【００１６】なお、本発明者は、上記リン化物層の厚さ
を変えた実験を行い、素子特性および信頼性について検
討した。その結果、リン化物層を表面からチャネル層を
越える深さまで形成した場合、相互コンダクタンスＧm
が劣化し始めることが分かった。一般に、ＩnＡlＡs／
ＩnＧaＡs系電界効果トランジスタでは、Ｇmとゲート耐
圧の兼ね合いから、チャネル層がゲート電極直下約４０
０Åの深さに設定される。したがって、上記リン化物層
の厚さは４００Å以下にすることが望ましい。
を変えた実験を行い、素子特性および信頼性について検
討した。その結果、リン化物層を表面からチャネル層を
越える深さまで形成した場合、相互コンダクタンスＧm
が劣化し始めることが分かった。一般に、ＩnＡlＡs／
ＩnＧaＡs系電界効果トランジスタでは、Ｇmとゲート耐
圧の兼ね合いから、チャネル層がゲート電極直下約４０
０Åの深さに設定される。したがって、上記リン化物層
の厚さは４００Å以下にすることが望ましい。
【００１７】
【実施例】以下、この発明の電界効果トランジスタおよ
びその製造方法を実施例により詳細に説明する。
びその製造方法を実施例により詳細に説明する。
【００１８】図１は第１実施例のＩnＡlＡs／n−ＩnＧa
Ａs系ＭＩＳＦＥＴを示している。このＭＩＳＦＥＴ
は、半絶縁性ＩnＰ基板１上に、アンドープＩnＡlＡsバ
ッファ層２、アンドープＩnＧaＡsチャネル層３、Ｓiド
ープＩnＧaＡsチャネル層４、アンドープＩnＡlＡsショ
ットキー層５およびアンドープＩnＧaＡsキャップ層(厚
さ５０Å以下)６を順に備えている。このキャップ層６
の上にＡl,Ｔiなどからなるゲート電極１０が設けられ
ており、このゲート電極(金属)１０と、アンドープＩn
ＧaＡsキャップ層(半導体)６と、ＩnＡlＡsショットキ
ー層(半導体)５とで、ショットキー接合を構成してい
る。８はソース電極、９はドレイン電極を示している
(その直下の斜線部は電極８,９と半導体層とがアロイし
ている領域を示している。)。上記キャップ層６,ショッ
トキー層５のうちソース電極８とドレイン電極９との間
の領域に、リンを含むリン化物層１１が設けられてい
る。
Ａs系ＭＩＳＦＥＴを示している。このＭＩＳＦＥＴ
は、半絶縁性ＩnＰ基板１上に、アンドープＩnＡlＡsバ
ッファ層２、アンドープＩnＧaＡsチャネル層３、Ｓiド
ープＩnＧaＡsチャネル層４、アンドープＩnＡlＡsショ
ットキー層５およびアンドープＩnＧaＡsキャップ層(厚
さ５０Å以下)６を順に備えている。このキャップ層６
の上にＡl,Ｔiなどからなるゲート電極１０が設けられ
ており、このゲート電極(金属)１０と、アンドープＩn
ＧaＡsキャップ層(半導体)６と、ＩnＡlＡsショットキ
ー層(半導体)５とで、ショットキー接合を構成してい
る。８はソース電極、９はドレイン電極を示している
(その直下の斜線部は電極８,９と半導体層とがアロイし
ている領域を示している。)。上記キャップ層６,ショッ
トキー層５のうちソース電極８とドレイン電極９との間
の領域に、リンを含むリン化物層１１が設けられてい
る。
【００１９】このＭＩＳＦＥＴは、次のようにして作製
される。
される。
【００２０】まず、図３に示す半絶縁性ＩnＰ基板１
を用意し、このＩnＰ基板１の表面をアセトン、ＩＰＡ
(イソ・プロピル・アルコール)などの有機溶剤を用いて
脱脂する。
を用意し、このＩnＰ基板１の表面をアセトン、ＩＰＡ
(イソ・プロピル・アルコール)などの有機溶剤を用いて
脱脂する。
【００２１】次に、このＩnＰ基板１をＭＢＥ(分子線
エピタキシー成長)装置の成長室に搬入する。そして、
Ａs圧下で温度５２０℃,３分間の熱処理を行って、Ｉn
Ｐ基板１表面に付着している酸化膜を除去する。続い
て、基板温度を４９０℃に下げて保持し、この状態で、
基板表面にアンドープＩnＡlＡsバッファ層(厚さ５００
０Å)２と、アンドープＩnＧaＡsチャネル層(厚さ１０
０Å)３と、ＳiドープＩnＧaＡsチャネル層(Ｓi濃度５
×１０18／cm3、厚さ１００Å)４と、アンドープＩnＡl
Ａsショットキー層(厚さ３００Å)５と、アンドープＩn
ＧaＡsキャップ層(厚さ５０Å)６を順次成長させる。
エピタキシー成長)装置の成長室に搬入する。そして、
Ａs圧下で温度５２０℃,３分間の熱処理を行って、Ｉn
Ｐ基板１表面に付着している酸化膜を除去する。続い
て、基板温度を４９０℃に下げて保持し、この状態で、
基板表面にアンドープＩnＡlＡsバッファ層(厚さ５００
０Å)２と、アンドープＩnＧaＡsチャネル層(厚さ１０
０Å)３と、ＳiドープＩnＧaＡsチャネル層(Ｓi濃度５
×１０18／cm3、厚さ１００Å)４と、アンドープＩnＡl
Ａsショットキー層(厚さ３００Å)５と、アンドープＩn
ＧaＡsキャップ層(厚さ５０Å)６を順次成長させる。
【００２２】次に、上記各層２,…,６を積層した基板
１を上記ＭＢＥ装置から取り出す。図４に示すように、
通常のフォトエッチング、アロイ処理を行って、素子の
両側にソース電極８とドレイン電極９を形成する。
１を上記ＭＢＥ装置から取り出す。図４に示すように、
通常のフォトエッチング、アロイ処理を行って、素子の
両側にソース電極８とドレイン電極９を形成する。
【００２３】次に、基板１をプラズマＣＶＤ装置に搬
入する。このプラズマＣＶＤ装置内で、１３.５６ＭＨz
の高周波を用いてＰＨ3とＨ2との混合気体のグロー放電
を起こしてプラズマを生成して、このプラズマに上記各
層を積層した基板１を３０分間だけ晒す(ＰＨ3プラズマ
処理)。このとき、装置内には、Ｈ2で１０％に希釈した
ＰＨ3を流量２０sccmだけ流し、圧力は５×１０-3Ｔor
r、プラズマパワー密度は０.２Ｗ／cm2、基板温度は２
００℃にそれぞれ設定する。図５に示すように、このＰ
Ｈ3プラズマ処理によって、大量のリン原子がアンドー
プＩnＧaＡsキャップ層６とアンドープＩnＡlＡsショッ
トキー層５に導入され、キャップ層６表面から数十〜数
百Åの領域でＡs原子と置換される。この場合、アンド
ープＩnＡlＡsショットキー層５の表面に、厚さ約２０
０Åのリン化物層１１(斜線で示す)が形成される。
入する。このプラズマＣＶＤ装置内で、１３.５６ＭＨz
の高周波を用いてＰＨ3とＨ2との混合気体のグロー放電
を起こしてプラズマを生成して、このプラズマに上記各
層を積層した基板１を３０分間だけ晒す(ＰＨ3プラズマ
処理)。このとき、装置内には、Ｈ2で１０％に希釈した
ＰＨ3を流量２０sccmだけ流し、圧力は５×１０-3Ｔor
r、プラズマパワー密度は０.２Ｗ／cm2、基板温度は２
００℃にそれぞれ設定する。図５に示すように、このＰ
Ｈ3プラズマ処理によって、大量のリン原子がアンドー
プＩnＧaＡsキャップ層６とアンドープＩnＡlＡsショッ
トキー層５に導入され、キャップ層６表面から数十〜数
百Åの領域でＡs原子と置換される。この場合、アンド
ープＩnＡlＡsショットキー層５の表面に、厚さ約２０
０Åのリン化物層１１(斜線で示す)が形成される。
【００２４】最後に、図１に示したように、通常のフ
ォトエッチング工程によって、上記ＩnＧaＡsキャップ
層６の表面に、Ｔi／Ｐt／Ａuからなるゲート電極１０
を設ける(作製完了)。
ォトエッチング工程によって、上記ＩnＧaＡsキャップ
層６の表面に、Ｔi／Ｐt／Ａuからなるゲート電極１０
を設ける(作製完了)。
【００２５】このようにした場合、ソース電極８とゲー
ト電極１０との間、ゲート電極１０とドレイン電極９と
の間で、アンドープＩnＡlＡsショットキー層５がその
まま(正確にはＩnＧaＡsキャップ層６を介して)露出す
ることがなく、リン化物層１１によって覆われているの
で、製造工程中にその表面が酸化されにくい。かつ、素
子表面がリン化物層１１によってパッシベーションされ
る。したがって、チャネル電子が空乏化するのを抑制す
ることができる。この結果、ソース・ゲート間抵抗やソ
ース・ドレイン間抵抗の増大を抑えることができ、相互
コンダクタンスＧmの劣化を防止することができる(実際
に測定誤差範囲内に抑えることができた。)。また、上
記ゲート電極１０直下のショットキー接合のバリアハイ
トを、図１３,１４に示した従来のＩnＡlＡs／n−ＩnＧ
aＡs系ＦＥＴのバリアハイトに比して、０.２eＶ程度高
くすることができた。この結果、ゲートリーク電流を抑
制でき、ゲート逆方向耐圧(ゲートリーク電流が−１０
０μＡ／mmのときのゲートバイアス値と定義してい
る。)を−６Ｖと大幅に向上させることができた(なお、
図１３,図１４の両ＭＩＳＦＥＴでは、ゲート逆方向耐
圧は−２Ｖである。)。
ト電極１０との間、ゲート電極１０とドレイン電極９と
の間で、アンドープＩnＡlＡsショットキー層５がその
まま(正確にはＩnＧaＡsキャップ層６を介して)露出す
ることがなく、リン化物層１１によって覆われているの
で、製造工程中にその表面が酸化されにくい。かつ、素
子表面がリン化物層１１によってパッシベーションされ
る。したがって、チャネル電子が空乏化するのを抑制す
ることができる。この結果、ソース・ゲート間抵抗やソ
ース・ドレイン間抵抗の増大を抑えることができ、相互
コンダクタンスＧmの劣化を防止することができる(実際
に測定誤差範囲内に抑えることができた。)。また、上
記ゲート電極１０直下のショットキー接合のバリアハイ
トを、図１３,１４に示した従来のＩnＡlＡs／n−ＩnＧ
aＡs系ＦＥＴのバリアハイトに比して、０.２eＶ程度高
くすることができた。この結果、ゲートリーク電流を抑
制でき、ゲート逆方向耐圧(ゲートリーク電流が−１０
０μＡ／mmのときのゲートバイアス値と定義してい
る。)を−６Ｖと大幅に向上させることができた(なお、
図１３,図１４の両ＭＩＳＦＥＴでは、ゲート逆方向耐
圧は−２Ｖである。)。
【００２６】図２は第２実施例のＩnＡlＡs／n−ＩnＧa
Ａs系ＭＩＳＦＥＴを示している。このＭＩＳＦＥＴ
は、第１実施例のＭＩＳＦＥＴのアンドープＩnＧaＡs
キャップ層６に代えて、ＳiドープＩnＧaＡsキャップ層
７を備えている。このキャップ層７の略中央に、アンド
ープＩnＡlＡsショットキー層５の表面に至るリセス溝
２０が形成されている。そして、ゲート電極１０は、露
出したアンドープＩnＡlＡsショットキー層５の表面に
設けられている。上記キャップ層７は、ソース電極８、
ドレイン電極９などのオーミック接触抵抗を低減し、安
定化することに寄与する。素子表面にはリン化物層１
１′が設けられている。
Ａs系ＭＩＳＦＥＴを示している。このＭＩＳＦＥＴ
は、第１実施例のＭＩＳＦＥＴのアンドープＩnＧaＡs
キャップ層６に代えて、ＳiドープＩnＧaＡsキャップ層
７を備えている。このキャップ層７の略中央に、アンド
ープＩnＡlＡsショットキー層５の表面に至るリセス溝
２０が形成されている。そして、ゲート電極１０は、露
出したアンドープＩnＡlＡsショットキー層５の表面に
設けられている。上記キャップ層７は、ソース電極８、
ドレイン電極９などのオーミック接触抵抗を低減し、安
定化することに寄与する。素子表面にはリン化物層１
１′が設けられている。
【００２７】このＭＩＳＦＥＴは、次のようにして作製
される。
される。
【００２８】まず、図６に示すように、第１実施例と
全く同様に、ＭＢＥ装置によって半絶縁性ＩnＰ基板１
上にアンドープＩnＡlＡsショットキー層(厚さ３００
Å)５までを積層し、続いて、この上に、ＳiドープＩn
ＧaＡsキャップ層(Ｓi濃度１×１０19／cm3、厚さ２０
０Å)７を成長させる。
全く同様に、ＭＢＥ装置によって半絶縁性ＩnＰ基板１
上にアンドープＩnＡlＡsショットキー層(厚さ３００
Å)５までを積層し、続いて、この上に、ＳiドープＩn
ＧaＡsキャップ層(Ｓi濃度１×１０19／cm3、厚さ２０
０Å)７を成長させる。
【００２９】次に、上記各層２,…,６を積層した基板
１を上記ＭＢＥ装置から取り出す。そして、通常のフォ
トエッチング、アロイ処理を行って、素子の両側にソー
ス電極８とドレイン電極９を形成する。
１を上記ＭＢＥ装置から取り出す。そして、通常のフォ
トエッチング、アロイ処理を行って、素子の両側にソー
ス電極８とドレイン電極９を形成する。
【００３０】次に、図２に示すように、キャップ層７
の略中央に、いわゆるリセスエッチングによって、アン
ドープＩnＡlＡsショットキー層５の表面に至るリセス
溝２０を形成する。
の略中央に、いわゆるリセスエッチングによって、アン
ドープＩnＡlＡsショットキー層５の表面に至るリセス
溝２０を形成する。
【００３１】次に、基板１をプラズマＣＶＤ装置に搬
入する。このプラズマＣＶＤ装置内で、１３.５６ＭＨz
の高周波を用いてＰＨ3とＨ2との混合気体のグロー放電
を起こしてプラズマを生成して、このプラズマに上記各
層を積層した基板１を３０分間だけ晒す(ＰＨ3プラズマ
処理)。このとき、装置内には、Ｈ2で１０％に希釈した
ＰＨ3を流量２０sccmだけ流し、圧力は５×１０-3Ｔor
r、プラズマパワー密度は０.２Ｗ／cm2、基板温度は２
００℃にそれぞれ設定する。このＰＨ3プラズマ処理に
よって、大量のリン原子がリセス溝２０内のアンドープ
ＩnＡlＡsショットキー層５の表面(および両側のＳiド
ープＩnＧaＡsキャップ層６)に導入され、この表面から
数十〜数百Åの領域でＡs原子と置換される。この場
合、アンドープＩnＡlＡsショットキー層５の表面に、
厚さ約２００Åのリン化物層１１′(斜線で示す)が形成
される。
入する。このプラズマＣＶＤ装置内で、１３.５６ＭＨz
の高周波を用いてＰＨ3とＨ2との混合気体のグロー放電
を起こしてプラズマを生成して、このプラズマに上記各
層を積層した基板１を３０分間だけ晒す(ＰＨ3プラズマ
処理)。このとき、装置内には、Ｈ2で１０％に希釈した
ＰＨ3を流量２０sccmだけ流し、圧力は５×１０-3Ｔor
r、プラズマパワー密度は０.２Ｗ／cm2、基板温度は２
００℃にそれぞれ設定する。このＰＨ3プラズマ処理に
よって、大量のリン原子がリセス溝２０内のアンドープ
ＩnＡlＡsショットキー層５の表面(および両側のＳiド
ープＩnＧaＡsキャップ層６)に導入され、この表面から
数十〜数百Åの領域でＡs原子と置換される。この場
合、アンドープＩnＡlＡsショットキー層５の表面に、
厚さ約２００Åのリン化物層１１′(斜線で示す)が形成
される。
【００３２】最後に、通常のフォトエッチング工程に
よって、上記リセス溝２０内のＩnＡlＡsショットキー
層５の表面に、Ｔi／Ｐt／Ａuからなるゲート電極１０
を設ける(作製完了)。
よって、上記リセス溝２０内のＩnＡlＡsショットキー
層５の表面に、Ｔi／Ｐt／Ａuからなるゲート電極１０
を設ける(作製完了)。
【００３３】このようにした場合、第１実施例と同様
に、ソース電極８とゲート電極１０との間、ゲート電極
１０とドレイン電極９との間で、アンドープＩnＡlＡs
ショットキー層５がそのまま露出することがなく、リン
化物層１１′によって覆われているので、製造工程中に
その表面が酸化されにくい。かつ、素子表面がリン化物
層１１′によってパッシベーションされる。したがっ
て、チャネル電子が空乏化するのを抑制することができ
る。この結果、ソース・ゲート間抵抗やソース・ドレイ
ン間抵抗の増大を抑えることができ、相互コンダクタン
スＧmの劣化を防止することができる(実際に測定誤差範
囲内に抑えることができた。)。また、上記ゲート電極
１０直下のショットキー接合のバリアハイトを、図１
３,１４に示した従来のＩnＡlＡs／n−ＩnＧaＡs系ＦＥ
Ｔのバリアハイトに比して、０.２eＶ程度高くすること
ができた。この結果、ゲートリーク電流を抑制でき、図
１３,１４に示したＭＩＳＦＥＴに比してゲート逆方向
耐圧向上させることができた(なお、図１３,図１４のＭ
ＩＳＦＥＴでは、ゲート逆方向耐圧は−２Ｖであ
る。)。
に、ソース電極８とゲート電極１０との間、ゲート電極
１０とドレイン電極９との間で、アンドープＩnＡlＡs
ショットキー層５がそのまま露出することがなく、リン
化物層１１′によって覆われているので、製造工程中に
その表面が酸化されにくい。かつ、素子表面がリン化物
層１１′によってパッシベーションされる。したがっ
て、チャネル電子が空乏化するのを抑制することができ
る。この結果、ソース・ゲート間抵抗やソース・ドレイ
ン間抵抗の増大を抑えることができ、相互コンダクタン
スＧmの劣化を防止することができる(実際に測定誤差範
囲内に抑えることができた。)。また、上記ゲート電極
１０直下のショットキー接合のバリアハイトを、図１
３,１４に示した従来のＩnＡlＡs／n−ＩnＧaＡs系ＦＥ
Ｔのバリアハイトに比して、０.２eＶ程度高くすること
ができた。この結果、ゲートリーク電流を抑制でき、図
１３,１４に示したＭＩＳＦＥＴに比してゲート逆方向
耐圧向上させることができた(なお、図１３,図１４のＭ
ＩＳＦＥＴでは、ゲート逆方向耐圧は−２Ｖであ
る。)。
【００３４】なお、本発明者は、上記リン化物層１１,
１１′の厚さを変えた実験を行い、検討した。その結
果、リン化物層１１,１１′を表面からＩnＧaＡsチャネ
ル層４を越える深さまで形成した場合、相互コンダクタ
ンスＧmが劣化し始めることが分かった。一般に、ＩnＡ
lＡs／n−ＩnＧaＡs系ＭＩＳＦＥＴでは、Ｇmとゲート
耐圧の兼ね合いから、チャネル層４がゲート電極直下約
４００Åの深さに設定される。したがって、リン化物層
の１１,１１′厚さは４００Å以下にすることが望まし
い。
１１′の厚さを変えた実験を行い、検討した。その結
果、リン化物層１１,１１′を表面からＩnＧaＡsチャネ
ル層４を越える深さまで形成した場合、相互コンダクタ
ンスＧmが劣化し始めることが分かった。一般に、ＩnＡ
lＡs／n−ＩnＧaＡs系ＭＩＳＦＥＴでは、Ｇmとゲート
耐圧の兼ね合いから、チャネル層４がゲート電極直下約
４００Åの深さに設定される。したがって、リン化物層
の１１,１１′厚さは４００Å以下にすることが望まし
い。
【００３５】図７は第３実施例のＩnＡlＡs／ＩnＧaＡs
系ＨＥＭＴを示している。このＨＥＭＴは、半絶縁性Ｉ
nＰ基板１０１上に、アンドープＩnＡlＡsバッファ層１
０２、アンドープＩnＧaＡsチャネル層１０３、アンド
ープＩnＡlＡsスペーサ層１０４、ＳiドープＩnＡlＡs
ドナー層１０５、アンドープＩnＡlＡsショットキー層
１０６を順に備えている。このショットキー層１０６の
上にＡl,Ｔiなどからなるゲート電極１１０が設けられ
ており、このゲート電極(金属)１１０と、ＩnＡlＡsシ
ョットキー層(半導体)１０６とで、ショットキー接合を
構成している。１０８はソース電極、１０９はドレイン
電極を示している(その直下の斜線部は電極１０８,１０
９と半導体層とがアロイしている領域を示してい
る。)。上記ショットキー層１０６のうちソース電極１
０８とドレイン電極１０９との間の領域に、リンを含む
リン化物層１１１が設けられている。
系ＨＥＭＴを示している。このＨＥＭＴは、半絶縁性Ｉ
nＰ基板１０１上に、アンドープＩnＡlＡsバッファ層１
０２、アンドープＩnＧaＡsチャネル層１０３、アンド
ープＩnＡlＡsスペーサ層１０４、ＳiドープＩnＡlＡs
ドナー層１０５、アンドープＩnＡlＡsショットキー層
１０６を順に備えている。このショットキー層１０６の
上にＡl,Ｔiなどからなるゲート電極１１０が設けられ
ており、このゲート電極(金属)１１０と、ＩnＡlＡsシ
ョットキー層(半導体)１０６とで、ショットキー接合を
構成している。１０８はソース電極、１０９はドレイン
電極を示している(その直下の斜線部は電極１０８,１０
９と半導体層とがアロイしている領域を示してい
る。)。上記ショットキー層１０６のうちソース電極１
０８とドレイン電極１０９との間の領域に、リンを含む
リン化物層１１１が設けられている。
【００３６】このＨＥＭＴは、次のようにして作製され
る。
る。
【００３７】まず、図９に示す半絶縁性ＩnＰ基板１
０１を用意し、このＩnＰ基板１０１の表面をアセト
ン、ＩＰＡ(イソ・プロピル・アルコール)などの有機溶
剤を用いて脱脂する。
０１を用意し、このＩnＰ基板１０１の表面をアセト
ン、ＩＰＡ(イソ・プロピル・アルコール)などの有機溶
剤を用いて脱脂する。
【００３８】次に、このＩnＰ基板１０１をＭＢＥ(分
子線エピタキシー成長)装置の成長室に搬入する。そし
て、Ａs圧下で温度５２０℃,３分間の熱処理を行って、
ＩnＰ基板１０１表面に付着している酸化膜を除去す
る。続いて、基板温度を４９０℃に下げて保持し、この
状態で、基板表面にアンドープＩnＡlＡsバッファ層(厚
さ５０００Å)１０２と、アンドープＩnＧaＡsチャネル
層(厚さ１００Å)１０３と、アンドープＩnＡlＡsスペ
ーサ層(厚さ５０Å)１０４と、ＳiドープＩnＡlＡsドナ
ー層(Ｓi濃度５×１０18／cm3、厚さ１００Å)１０５
と、アンドープＩnＡlＡsショットキー層(厚さ３００
Å)１０６を順次成長させる。上記アンドープＩnＧaＡs
チャネル層１０３は、キャリアとなる２次元電子１１２
を含む状態となる。
子線エピタキシー成長)装置の成長室に搬入する。そし
て、Ａs圧下で温度５２０℃,３分間の熱処理を行って、
ＩnＰ基板１０１表面に付着している酸化膜を除去す
る。続いて、基板温度を４９０℃に下げて保持し、この
状態で、基板表面にアンドープＩnＡlＡsバッファ層(厚
さ５０００Å)１０２と、アンドープＩnＧaＡsチャネル
層(厚さ１００Å)１０３と、アンドープＩnＡlＡsスペ
ーサ層(厚さ５０Å)１０４と、ＳiドープＩnＡlＡsドナ
ー層(Ｓi濃度５×１０18／cm3、厚さ１００Å)１０５
と、アンドープＩnＡlＡsショットキー層(厚さ３００
Å)１０６を順次成長させる。上記アンドープＩnＧaＡs
チャネル層１０３は、キャリアとなる２次元電子１１２
を含む状態となる。
【００３９】次に、上記各層１０２,…,１０６を積層
した基板１０１を上記ＭＢＥ装置から取り出す。図１１
に示すように、通常のフォトエッチング、アロイ処理を
行って、素子の両側にソース電極１０８とドレイン電極
１０９を形成する。
した基板１０１を上記ＭＢＥ装置から取り出す。図１１
に示すように、通常のフォトエッチング、アロイ処理を
行って、素子の両側にソース電極１０８とドレイン電極
１０９を形成する。
【００４０】次に、基板１０１をプラズマＣＶＤ装置
に搬入する。このプラズマＣＶＤ装置内で、１３.５６
ＭＨzの高周波を用いてＰＨ3とＨ2との混合気体のグロ
ー放電を起こしてプラズマを生成して、このプラズマに
上記各層を積層した基板１０１を３０分間だけ晒す(Ｐ
Ｈ3プラズマ処理)。このとき、装置内には、Ｈ2で１０
％に希釈したＰＨ3を流量２０sccmだけ流し、圧力は５
×１０-3Ｔorr、プラズマパワー密度は０.２Ｗ／cm2、
基板温度は２００℃にそれぞれ設定する。図１１示すよ
うに、このＰＨ3プラズマ処理によって、大量のリン原
子がアンドープＩnＡlＡsショットキー層１０６に導入
され、その表面から数十〜数百Åの領域でＡs原子と置
換される。この場合、アンドープＩnＡlＡsショットキ
ー層１０６の表面に、厚さ約２００Åのリン化物層１１
１(斜線で示す)が形成される。
に搬入する。このプラズマＣＶＤ装置内で、１３.５６
ＭＨzの高周波を用いてＰＨ3とＨ2との混合気体のグロ
ー放電を起こしてプラズマを生成して、このプラズマに
上記各層を積層した基板１０１を３０分間だけ晒す(Ｐ
Ｈ3プラズマ処理)。このとき、装置内には、Ｈ2で１０
％に希釈したＰＨ3を流量２０sccmだけ流し、圧力は５
×１０-3Ｔorr、プラズマパワー密度は０.２Ｗ／cm2、
基板温度は２００℃にそれぞれ設定する。図１１示すよ
うに、このＰＨ3プラズマ処理によって、大量のリン原
子がアンドープＩnＡlＡsショットキー層１０６に導入
され、その表面から数十〜数百Åの領域でＡs原子と置
換される。この場合、アンドープＩnＡlＡsショットキ
ー層１０６の表面に、厚さ約２００Åのリン化物層１１
１(斜線で示す)が形成される。
【００４１】最後に、図７に示したように、通常のフ
ォトエッチング工程によって、上記ＩnＡlＡsショット
キー層１０６の表面に、Ｔi／Ｐt／Ａuからなるゲート
電極１１０を設ける(作製完了)。
ォトエッチング工程によって、上記ＩnＡlＡsショット
キー層１０６の表面に、Ｔi／Ｐt／Ａuからなるゲート
電極１１０を設ける(作製完了)。
【００４２】このようにした場合、ソース電極１０８と
ゲート電極１１０との間、ゲート電極１１０とドレイン
電極１０９との間で、ＩnＡlＡsショットキー層１０６
がそのまま露出することがなく、リン化物層１１１によ
って覆われているので、製造工程中にその表面が酸化さ
れにくい。かつ、素子表面がリン化物層１１１によって
パッシベーションされる。したがって、チャネル電子が
空乏化するのを抑制することができる。この結果、ソー
ス・ゲート間抵抗やソース・ドレイン間抵抗の増大を抑
えることができ、相互コンダクタンスＧmの劣化を防止
することができる(実際に測定誤差範囲内に抑えること
ができた。)。また、上記ゲート電極１１０直下のショ
ットキー接合のバリアハイトを、図１３,１４に示した
従来のＩnＡlＡs／n−ＩnＧaＡs系ＭＩＳＦＥＴのバリ
アハイトに比して、０.２eＶ程度高くすることができ
た。この結果、ゲートリーク電流を抑制でき、ゲート逆
方向耐圧(ゲートリーク電流が−１００μＡ／mmのとき
のゲートバイアス値と定義している。)を−６Ｖと大幅
に向上させることができた(なお、図１３,図１４の両Ｍ
ＩＳＦＥＴでは、ゲート逆方向耐圧は−２Ｖであ
る。)。
ゲート電極１１０との間、ゲート電極１１０とドレイン
電極１０９との間で、ＩnＡlＡsショットキー層１０６
がそのまま露出することがなく、リン化物層１１１によ
って覆われているので、製造工程中にその表面が酸化さ
れにくい。かつ、素子表面がリン化物層１１１によって
パッシベーションされる。したがって、チャネル電子が
空乏化するのを抑制することができる。この結果、ソー
ス・ゲート間抵抗やソース・ドレイン間抵抗の増大を抑
えることができ、相互コンダクタンスＧmの劣化を防止
することができる(実際に測定誤差範囲内に抑えること
ができた。)。また、上記ゲート電極１１０直下のショ
ットキー接合のバリアハイトを、図１３,１４に示した
従来のＩnＡlＡs／n−ＩnＧaＡs系ＭＩＳＦＥＴのバリ
アハイトに比して、０.２eＶ程度高くすることができ
た。この結果、ゲートリーク電流を抑制でき、ゲート逆
方向耐圧(ゲートリーク電流が−１００μＡ／mmのとき
のゲートバイアス値と定義している。)を−６Ｖと大幅
に向上させることができた(なお、図１３,図１４の両Ｍ
ＩＳＦＥＴでは、ゲート逆方向耐圧は−２Ｖであ
る。)。
【００４３】図８は第４実施例のＩnＡlＡs／ＩnＧaＡs
系ＨＥＭＴを示している。このＨＥＭＴは、第３実施例
のＨＥＭＴのアンドープＩnＡlＡsショットキー層１０
６上に、ＳiドープＩnＧaＡsキャップ層１０７を備えて
いる。このキャップ層１０７の略中央に、アンドープＩ
nＡlＡsショットキー層１０６の表面に至るリセス溝１
２０が形成されている。そして、ゲート電極１１０は、
露出したアンドープＩnＡlＡsショットキー層１０６の
表面に設けられている。上記キャップ層１０７は、ソー
ス電極１０８、ドレイン電極１０９などのオーミック接
触抵抗を低減し、安定化することに寄与する。素子表面
にはリン化物層１１１′が設けられている。
系ＨＥＭＴを示している。このＨＥＭＴは、第３実施例
のＨＥＭＴのアンドープＩnＡlＡsショットキー層１０
６上に、ＳiドープＩnＧaＡsキャップ層１０７を備えて
いる。このキャップ層１０７の略中央に、アンドープＩ
nＡlＡsショットキー層１０６の表面に至るリセス溝１
２０が形成されている。そして、ゲート電極１１０は、
露出したアンドープＩnＡlＡsショットキー層１０６の
表面に設けられている。上記キャップ層１０７は、ソー
ス電極１０８、ドレイン電極１０９などのオーミック接
触抵抗を低減し、安定化することに寄与する。素子表面
にはリン化物層１１１′が設けられている。
【００４４】このＨＥＭＴは、次のようにして作製され
る。
る。
【００４５】まず、図１２に示すように、第３実施例
と全く同様に、ＭＢＥ装置によって半絶縁性ＩnＰ基板
１０１上にアンドープＩnＡlＡsショットキー層(厚さ３
００Å)１０５までを積層し、続いて、この上に、Ｓiド
ープＩnＧaＡsキャップ層(Ｓi濃度１×１０19／cm3、厚
さ５００Å)１０７を成長させる。
と全く同様に、ＭＢＥ装置によって半絶縁性ＩnＰ基板
１０１上にアンドープＩnＡlＡsショットキー層(厚さ３
００Å)１０５までを積層し、続いて、この上に、Ｓiド
ープＩnＧaＡsキャップ層(Ｓi濃度１×１０19／cm3、厚
さ５００Å)１０７を成長させる。
【００４６】次に、上記各層１０２,…,１０６を積層
した基板１０１を上記ＭＢＥ装置から取り出す。そし
て、通常のフォトエッチング、アロイ処理を行って、素
子の両側にソース電極１０８とドレイン電極１０９を形
成する。
した基板１０１を上記ＭＢＥ装置から取り出す。そし
て、通常のフォトエッチング、アロイ処理を行って、素
子の両側にソース電極１０８とドレイン電極１０９を形
成する。
【００４７】次に、図８に示すように、キャップ層１
０７の略中央に、いわゆるリセスエッチングによって、
アンドープＩnＡlＡsショットキー層１０６の表面に至
るリセス溝１２０を形成する。
０７の略中央に、いわゆるリセスエッチングによって、
アンドープＩnＡlＡsショットキー層１０６の表面に至
るリセス溝１２０を形成する。
【００４８】次に、基板１０１をプラズマＣＶＤ装置
に搬入する。このプラズマＣＶＤ装置内で、１３.５６
ＭＨzの高周波を用いてＰＨ3とＨ2との混合気体のグロ
ー放電を起こしてプラズマを生成して、このプラズマに
上記各層を積層した基板１０１を３０分間だけ晒す(Ｐ
Ｈ3プラズマ処理)。このとき、装置内には、Ｈ2で１０
％に希釈したＰＨ3を流量２０sccmだけ流し、圧力は５
×１０-3Ｔorr、プラズマパワー密度は０.２Ｗ／cm2、
基板温度は２００℃にそれぞれ設定する。このＰＨ3プ
ラズマ処理によって、大量のリン原子がリセス溝１２０
内のアンドープＩnＡlAsショットキー層１０６の表面
(および両側のＳiドープＩnＧaＡsキャップ層１０７)に
導入され、この表面から数十〜数百Åの領域でＡs原子
と置換される。この場合、アンドープＩnＡlＡsショッ
トキー層１０６の表面に、厚さ約２００Åのリン化物層
１１１′(斜線で示す)が形成される。
に搬入する。このプラズマＣＶＤ装置内で、１３.５６
ＭＨzの高周波を用いてＰＨ3とＨ2との混合気体のグロ
ー放電を起こしてプラズマを生成して、このプラズマに
上記各層を積層した基板１０１を３０分間だけ晒す(Ｐ
Ｈ3プラズマ処理)。このとき、装置内には、Ｈ2で１０
％に希釈したＰＨ3を流量２０sccmだけ流し、圧力は５
×１０-3Ｔorr、プラズマパワー密度は０.２Ｗ／cm2、
基板温度は２００℃にそれぞれ設定する。このＰＨ3プ
ラズマ処理によって、大量のリン原子がリセス溝１２０
内のアンドープＩnＡlAsショットキー層１０６の表面
(および両側のＳiドープＩnＧaＡsキャップ層１０７)に
導入され、この表面から数十〜数百Åの領域でＡs原子
と置換される。この場合、アンドープＩnＡlＡsショッ
トキー層１０６の表面に、厚さ約２００Åのリン化物層
１１１′(斜線で示す)が形成される。
【００４９】最後に、通常のフォトエッチング工程に
よって、上記リセス溝１２０内のＩnＡlＡsショットキ
ー層１０６の表面に、Ｔi／Ｐt／Ａuからなるゲート電
極１１０を設ける(作製完了)。
よって、上記リセス溝１２０内のＩnＡlＡsショットキ
ー層１０６の表面に、Ｔi／Ｐt／Ａuからなるゲート電
極１１０を設ける(作製完了)。
【００５０】このようにした場合、第１実施例と同様
に、ソース電極１０８とゲート電極１１０との間、ゲー
ト電極１１０とドレイン電極１０９との間で、アンドー
プＩnＡlＡsショットキー層１０６がそのまま露出する
ことがなく、リン化物層１１１′によって覆われている
ので、製造工程中にその表面が酸化されにくい。かつ、
素子表面がリン化物層１１１′によってパッシベーショ
ンされる。したがって、チャネル電子が空乏化するのを
抑制することができる。この結果、ソース・ゲート間抵
抗やソース・ドレイン間抵抗の増大を抑えることがで
き、相互コンダクタンスＧmの劣化を防止することがで
きる(実際に測定誤差範囲内に抑えることができた。)。
また、上記ゲート電極１１０直下のショットキー接合の
バリアハイトを、図１３,１４に示した従来のＩnＡlＡs
／n−ＩnＧaＡs系ＦＥＴのバリアハイトに比して、０.
２eＶ程度高くすることができた。この結果、ゲートリ
ーク電流を抑制でき、図１３,１４に示したＭＩＳＦＥ
Ｔに比してゲート逆方向耐圧向上させることができた
(なお、図１３,図１４のＭＩＳＦＥＴでは、ゲート逆方
向耐圧は−２Ｖである。)。
に、ソース電極１０８とゲート電極１１０との間、ゲー
ト電極１１０とドレイン電極１０９との間で、アンドー
プＩnＡlＡsショットキー層１０６がそのまま露出する
ことがなく、リン化物層１１１′によって覆われている
ので、製造工程中にその表面が酸化されにくい。かつ、
素子表面がリン化物層１１１′によってパッシベーショ
ンされる。したがって、チャネル電子が空乏化するのを
抑制することができる。この結果、ソース・ゲート間抵
抗やソース・ドレイン間抵抗の増大を抑えることがで
き、相互コンダクタンスＧmの劣化を防止することがで
きる(実際に測定誤差範囲内に抑えることができた。)。
また、上記ゲート電極１１０直下のショットキー接合の
バリアハイトを、図１３,１４に示した従来のＩnＡlＡs
／n−ＩnＧaＡs系ＦＥＴのバリアハイトに比して、０.
２eＶ程度高くすることができた。この結果、ゲートリ
ーク電流を抑制でき、図１３,１４に示したＭＩＳＦＥ
Ｔに比してゲート逆方向耐圧向上させることができた
(なお、図１３,図１４のＭＩＳＦＥＴでは、ゲート逆方
向耐圧は−２Ｖである。)。
【００５１】なお、本発明者は、上記リン化物層１１
１,１１１′の厚さを変えた実験を行い、素子特性およ
び信頼性について検討した。その結果、リン化物層１１
１,１１１′を表面からＩnＧaＡsチャネル層１０３を越
える深さまで形成した場合、相互コンダクタンスＧmが
劣化し始めることが分かった。一般に、ＩnＡlＡs／Ｉn
ＧaＡs系ＨＥＭＴでは、Ｇmとゲート耐圧の兼ね合いか
ら、チャネル層１０３がゲート電極直下約４００Åの深
さに設定される。したがって、リン化物層１１１,１１
１′の厚さは４００Å以下にすることが望ましい。
１,１１１′の厚さを変えた実験を行い、素子特性およ
び信頼性について検討した。その結果、リン化物層１１
１,１１１′を表面からＩnＧaＡsチャネル層１０３を越
える深さまで形成した場合、相互コンダクタンスＧmが
劣化し始めることが分かった。一般に、ＩnＡlＡs／Ｉn
ＧaＡs系ＨＥＭＴでは、Ｇmとゲート耐圧の兼ね合いか
ら、チャネル層１０３がゲート電極直下約４００Åの深
さに設定される。したがって、リン化物層１１１,１１
１′の厚さは４００Å以下にすることが望ましい。
【００５２】
【発明の効果】以上より明らかなように、この発明は、
基板上に積層されたアンドープＩnＡlＡs層表面(この表
面上に厚さ５０Å以下のＩnＧaＡs層が積層されている
場合を含む。)のうちゲート電極直下にリン化物層を設
けているので、上記アンドープＩnＡlＡsがそのまま露
出することがなく、製造工程中にその表面が酸化される
のを抑制することができる。かつ、素子表面をリン化物
層によってパッシベーションできる。したがって、チャ
ネル電子が空乏化するのを抑制することができる。この
結果、ソース・ゲート間抵抗やソース・ドレイン間抵抗
の増大を抑えることができ、相互コンダクタンスＧmの
劣化を防止することができる。また、上記ゲート電極直
下のショットキー接合のバリアハイトを、従来に比し
て、０.２eＶ程度高くすることができる。この結果、ゲ
ートリーク電流を抑制でき、ゲート逆方向耐圧を大幅に
向上させることができる。
基板上に積層されたアンドープＩnＡlＡs層表面(この表
面上に厚さ５０Å以下のＩnＧaＡs層が積層されている
場合を含む。)のうちゲート電極直下にリン化物層を設
けているので、上記アンドープＩnＡlＡsがそのまま露
出することがなく、製造工程中にその表面が酸化される
のを抑制することができる。かつ、素子表面をリン化物
層によってパッシベーションできる。したがって、チャ
ネル電子が空乏化するのを抑制することができる。この
結果、ソース・ゲート間抵抗やソース・ドレイン間抵抗
の増大を抑えることができ、相互コンダクタンスＧmの
劣化を防止することができる。また、上記ゲート電極直
下のショットキー接合のバリアハイトを、従来に比し
て、０.２eＶ程度高くすることができる。この結果、ゲ
ートリーク電流を抑制でき、ゲート逆方向耐圧を大幅に
向上させることができる。
【００５３】また、ゲート電極直下の上記リン化物層の
厚さが４００Å以下である場合、リン化物層が表面から
チャネル層を越える深さまで至らないので、相互コンダ
クタンスの劣化を防ぐことができる。
厚さが４００Å以下である場合、リン化物層が表面から
チャネル層を越える深さまで至らないので、相互コンダ
クタンスの劣化を防ぐことができる。
【図１】 この発明の第１実施例のＩnＡlＡs／n−Ｉn
ＧaＡs系ＭＩＳＦＥＴの断面構造を示す図である。
ＧaＡs系ＭＩＳＦＥＴの断面構造を示す図である。
【図２】 この発明の第２実施例のＩnＡlＡs／n−Ｉn
ＧaＡs系ＭＩＳＦＥＴの断面構造を示す図である。
ＧaＡs系ＭＩＳＦＥＴの断面構造を示す図である。
【図３】 上記第１実施例のＩnＡlＡs／n−ＩnＧaＡs
系ＭＩＳＦＥＴの作製過程の状態を示す図である。
系ＭＩＳＦＥＴの作製過程の状態を示す図である。
【図４】 上記第１実施例のＩnＡlＡs／n−ＩnＧaＡs
系ＭＩＳＦＥＴの作製過程の状態を示す図である。
系ＭＩＳＦＥＴの作製過程の状態を示す図である。
【図５】 上記第１実施例のＩnＡlＡs／n−ＩnＧaＡs
系ＭＩＳＦＥＴの作製過程の状態を示す図である。
系ＭＩＳＦＥＴの作製過程の状態を示す図である。
【図６】 上記第２実施例のＩnＡlＡs／n−ＩnＧaＡs
系ＭＩＳＦＥＴの作製過程の状態を示す図である。
系ＭＩＳＦＥＴの作製過程の状態を示す図である。
【図７】 この発明の第３実施例のＩnＡlＡs／ＩnＧa
Ａs系ＨＥＭＴの断面構造を示す図である。
Ａs系ＨＥＭＴの断面構造を示す図である。
【図８】 この発明の第４実施例のＩnＡlＡs／ＩnＧa
Ａs系ＨＥＭＴの断面構造を示す図である。
Ａs系ＨＥＭＴの断面構造を示す図である。
【図９】 上記第３実施例のＩnＡlＡs／ＩnＧaＡs系Ｈ
ＥＭＴの作製過程の状態を示す図である。
ＥＭＴの作製過程の状態を示す図である。
【図１０】 上記第３実施例のＩnＡlＡs／ＩnＧaＡs系
ＨＥＭＴの作製過程の状態を示す図である。
ＨＥＭＴの作製過程の状態を示す図である。
【図１１】 上記第３実施例のＩnＡlＡs／ＩnＧaＡs系
ＨＥＭＴの作製過程の状態を示す図である。
ＨＥＭＴの作製過程の状態を示す図である。
【図１２】 上記第４実施例のＩnＡlＡs／ＩnＧaＡs系
ＨＥＭＴの作製過程の状態を示す図である。
ＨＥＭＴの作製過程の状態を示す図である。
【図１３】 従来のＩnＡlＡs／n−ＩnＧaＡs系ＭＩＳ
ＦＥＴの断面構造を示す図である。
ＦＥＴの断面構造を示す図である。
【図１４】 従来のリセス型ＩnＡlＡs／n−ＩnＧaＡs
系ＭＩＳＦＥＴの断面構造を示す図である。
系ＭＩＳＦＥＴの断面構造を示す図である。
１,１０１ 半絶縁性ＩnＰ基板 ２,１０２ アンドープＩnＡlＡsバッファ層 ３,１０３ アンドープＩnＧaＡsチャネル層 ４ ＳiドープＩnＧaＡsチャネル層 ５,１０６ アンドープＩnＡlＡsショットキー層 ６ アンドープＩnＧaＡsキャップ層 ７,１０７ ＳiドープＩnＧaＡsキャップ層 ８,１０８ ソース電極 ９,１０９ ドレイン電極 １０,１１０ ゲート電極 １１,１１′,１１１,１１１′ リン化物層 １０４ アンドープＩnＡlＡsスペーサ層 １０５ ＳiドープＩnＡlＡsドナー層 １１２ ２次元電子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−205471（ＪＰ，Ａ) 特開 昭62−145779（ＪＰ，Ａ) 特開 平１−241817（ＪＰ，Ａ) 特開 昭63−107172（ＪＰ，Ａ) 特開 昭63−107173（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/78 H01L 29/812
Claims (4)
- 【請求項１】 基板上に、キャリアの導通経路となるべ
きチャネル層とアンドープＩnＡlＡs層とが順に積層さ
れ、上記アンドープＩnＡlＡs層表面の所定領域上にゲ
ート電極を有して、上記アンドープＩnＡlＡs層とゲー
ト電極とでショットキー接合を構成する電界効果トラン
ジスタにおいて、 上記アンドープＩnＡlＡs層表面のうち少なくとも上記
ゲート電極直下の領域に、リンが含まれていることを特
徴とする電界効果トランジスタ。 - 【請求項２】 上記ゲート電極直下で上記リンが含まれ
ている部分の厚さが４００Å以下であることを特徴とす
る請求項１に記載の電界効果トランジスタ。 - 【請求項３】 基板上に、キャリアの導通経路となるべ
きチャネル層と、アンドープＩnＡlＡs層とを順に積層
する工程と、 上記各層を積層した基板を、ＰＨ3とＨ2とから生成され
たプラズマに晒して、上記アンドープＩnＡlＡs層にリ
ンを含ませる工程と、 上記ＩnＡlＡs層上の所定領域にゲート電極を設けて、
上記ＩnＡlＡs層とゲート電極とでショットキー接合を
構成する工程を有することを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項４】 基板上に、キャリアの導通経路となるべ
きチャネル層と、アンドープＩnＡlＡs層と、Ｓiドープ
ＩnＧaＡs層とを順に積層する工程と、 上記ＩnＧaＡs層の所定領域にリセス溝を形成して、こ
のリセス溝の底部に上記アンドープＩnＡlＡs層表面を
露出させる工程と、 上記各層を積層した基板を、ＰＨ3とＨ2とから生成され
たプラズマに晒して、上記リセス溝内のアンドープＩn
ＡlＡs層表面にリンを含ませる工程と、 上記リセス溝内のＩnＡlＡs層表面にゲート電極を設け
て、上記ＩnＡlＡs層とゲート電極とでショットキー接
合を構成する工程を有することを特徴とする電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17419692A JP3154556B2 (ja) | 1992-07-01 | 1992-07-01 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17419692A JP3154556B2 (ja) | 1992-07-01 | 1992-07-01 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621105A JPH0621105A (ja) | 1994-01-28 |
| JP3154556B2 true JP3154556B2 (ja) | 2001-04-09 |
Family
ID=15974408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17419692A Expired - Fee Related JP3154556B2 (ja) | 1992-07-01 | 1992-07-01 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154556B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014525218A (ja) * | 2011-07-24 | 2014-09-25 | 株式会社マキタ | 手持式の動力工具用の充電器、動力工具システム、及び動力工具バッテリを充電する方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3310514B2 (ja) * | 1995-12-22 | 2002-08-05 | シャープ株式会社 | 半導体装置 |
| JP2001168103A (ja) * | 1999-12-10 | 2001-06-22 | Nagoya Kogyo Univ | 半導体表面処理方法、およびこの処理を施された半導体装置 |
-
1992
- 1992-07-01 JP JP17419692A patent/JP3154556B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014525218A (ja) * | 2011-07-24 | 2014-09-25 | 株式会社マキタ | 手持式の動力工具用の充電器、動力工具システム、及び動力工具バッテリを充電する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621105A (ja) | 1994-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7144765B2 (en) | Semiconductor device with Schottky electrode including lanthanum and boron, and manufacturing method thereof | |
| US6448119B1 (en) | Field effect transistor and method of fabricating the same | |
| JP3272259B2 (ja) | 半導体装置 | |
| US5811843A (en) | Field effect transistor | |
| US5949095A (en) | Enhancement type MESFET | |
| JPH10209434A (ja) | ヘテロ接合型電界効果トランジスタとその製造方法 | |
| JP3154556B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3119248B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3036404B2 (ja) | 半導体装置とその製造方法 | |
| JP3373386B2 (ja) | 半導体装置及びその製造方法 | |
| JP3310514B2 (ja) | 半導体装置 | |
| JPS6242569A (ja) | 電界効果型トランジスタ | |
| JP2963120B2 (ja) | 半導体装置及びその製造方法 | |
| JP2949518B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59181060A (ja) | 半導体装置 | |
| JP3127863B2 (ja) | 半導体装置及びその製造方法 | |
| JP3460104B2 (ja) | 電界効果半導体装置及びその製造方法 | |
| JP2911075B2 (ja) | 電界効果トランジスタ | |
| JP4714959B2 (ja) | 半導体装置とその製造方法 | |
| JPH06163598A (ja) | 高電子移動度トランジスタ | |
| JPH06302625A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH05283439A (ja) | 半導体装置 | |
| JP3284662B2 (ja) | 半導体装置 | |
| JPH06267994A (ja) | 化合物半導体装置 | |
| JPS59172728A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |