JP2949518B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2949518B2 JP2949518B2 JP19909390A JP19909390A JP2949518B2 JP 2949518 B2 JP2949518 B2 JP 2949518B2 JP 19909390 A JP19909390 A JP 19909390A JP 19909390 A JP19909390 A JP 19909390A JP 2949518 B2 JP2949518 B2 JP 2949518B2
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Description
【発明の詳細な説明】 〔概要〕 化合物半導体を材料とする半導体装置及びその製造方
法に関し、 室温であると低温であるとを問わずサイド・ゲート効
果の発生を抑制できる構成が得られるようにすることを
目的とし、 半絶縁性化合物半導体基板上に積層して設けられ且つ
多数の欠陥を含んで高絶縁化された第１の化合物半導体
バッファ層と、該第１の化合物半導体バッファ層に積層
して設けられ且つ該第１の化合物半導体バッファ層に比
較してワイド・エネルギ・バンド・ギャップの材料で構
成された第２の化合物半導体バッファ層と、チャネルが
生成されるべき化合物半導体能動層を含み且つ前記第２
の化合物半導体バッファ層上に積層して形成された化合
物半導体層と、該化合物半導体層の表面から前記第１の
化合物半導体バッファ層或いはその近傍に達する素子間
分離領域と、該素子間分離領域で画定された領域に作り
込まれた化合物半導体素子とを備えてなるよう構成す
る。
法に関し、 室温であると低温であるとを問わずサイド・ゲート効
果の発生を抑制できる構成が得られるようにすることを
目的とし、 半絶縁性化合物半導体基板上に積層して設けられ且つ
多数の欠陥を含んで高絶縁化された第１の化合物半導体
バッファ層と、該第１の化合物半導体バッファ層に積層
して設けられ且つ該第１の化合物半導体バッファ層に比
較してワイド・エネルギ・バンド・ギャップの材料で構
成された第２の化合物半導体バッファ層と、チャネルが
生成されるべき化合物半導体能動層を含み且つ前記第２
の化合物半導体バッファ層上に積層して形成された化合
物半導体層と、該化合物半導体層の表面から前記第１の
化合物半導体バッファ層或いはその近傍に達する素子間
分離領域と、該素子間分離領域で画定された領域に作り
込まれた化合物半導体素子とを備えてなるよう構成す
る。
本発明は、化合物半導体を材料とする半導体装置及び
その製造方法に関する。
その製造方法に関する。
現在、化合物半導体装置として、例えば、MESFET（me
tal semiconductor field effect transistor）、
高電子移動度トランジスタ（high electron mobility
transistor:HEMT）、ヘテロ接合バイポーラ・トラン
ジスタ（heterojunction bipolar transistor:HBT）
などが作られ、低雑音増幅器や超高速集積回路装置とし
て使用されているが、その高集積化、高性能化、製造す
る場合に於けるスルー・プットの向上などについて更な
る改善が希求されている。
tal semiconductor field effect transistor）、
高電子移動度トランジスタ（high electron mobility
transistor:HEMT）、ヘテロ接合バイポーラ・トラン
ジスタ（heterojunction bipolar transistor:HBT）
などが作られ、低雑音増幅器や超高速集積回路装置とし
て使用されているが、その高集積化、高性能化、製造す
る場合に於けるスルー・プットの向上などについて更な
る改善が希求されている。
一般に、前記した半導体装置に於いて、集積度を向上
する為に素子間距離を短縮した場合、サイド・ゲート効
果が発生し易くなることが知られている。
する為に素子間距離を短縮した場合、サイド・ゲート効
果が発生し易くなることが知られている。
このサイド・ゲート効果とは、対象とするトランジス
タに隣接しているトランジスタに負の電圧が印加された
際、該対象とするトランジスタに於ける閾値電圧が変化
するなど、特性が変化する現象を云い、そして、このト
ランジスタ間の干渉現象であるサイド・ゲート効果は、
トランジスタ間の分離距離が短くなるにつれて強く現
れ、これが高集積化を妨げる要因の一つになっている。
タに隣接しているトランジスタに負の電圧が印加された
際、該対象とするトランジスタに於ける閾値電圧が変化
するなど、特性が変化する現象を云い、そして、このト
ランジスタ間の干渉現象であるサイド・ゲート効果は、
トランジスタ間の分離距離が短くなるにつれて強く現
れ、これが高集積化を妨げる要因の一つになっている。
そこで、前記したようなサイド・ゲート効果の軽減を
狙った半導体装置が開発されている。
狙った半導体装置が開発されている。
第７図はサイド・ゲート効果を軽減したとされている
HEMTの要部切断側面図を表し、次に、この図を参照しな
がら該HEMTを製造する場合について説明する。
HEMTの要部切断側面図を表し、次に、この図を参照しな
がら該HEMTを製造する場合について説明する。
（ａ） 半絶縁性GaAs基板１に成長温度を200〔℃〕と
してｉ型GaAs高絶縁性バッファ層２を積層・形成する。
してｉ型GaAs高絶縁性バッファ層２を積層・形成する。
（ｂ） ｉ型GaAs高絶縁性バッファ層２上に成長温度を
680〔℃〕としてｉ型GaAsバッファ層３を積層・形成す
る。
680〔℃〕としてｉ型GaAsバッファ層３を積層・形成す
る。
（ｃ） ｉ型GaAsバッファ層３上に、前記（ｂ）と同じ
条件で、 ｉ型GaAs能動層４、 ｎ型Al0.3Ga0.7As電子供給層５、 ｎ型GaAsギャップ層６ を積層・形成する。尚、能動層４、電子供給層５、キャ
ップ層６を纒めて活性層10とする。
条件で、 ｉ型GaAs能動層４、 ｎ型Al0.3Ga0.7As電子供給層５、 ｎ型GaAsギャップ層６ を積層・形成する。尚、能動層４、電子供給層５、キャ
ップ層６を纒めて活性層10とする。
（ｄ） 酸素イオンの注入を行って、表面からバッファ
層３に達する素子間分離領域11を形成し、活性層10の分
離を行う。
層３に達する素子間分離領域11を形成し、活性層10の分
離を行う。
（ｅ） 分離された活性層10の各表面にソース電極12A,
12B・・・・、ドレイン電極13A,13B・・・・などを形成
する。
12B・・・・、ドレイン電極13A,13B・・・・などを形成
する。
（ｆ） ゲート電極形成予定部分に於けるキャップ層６
をリセスして下地の電子供給層５の表面一部を露出さ
せ、そこにゲート電極14A,14B・・・・などを形成す
る。
をリセスして下地の電子供給層５の表面一部を露出さ
せ、そこにゲート電極14A,14B・・・・などを形成す
る。
このようにすることで、HEMT20A,20B・・・・が形成
される。
される。
第８図（Ａ），（Ｂ），（Ｃ）は、前記工程に於ける
諸データを例示するものであり、（Ａ）は成長温度、
（Ｂ）はAsとGaとの組成比の差、（Ｃ）は欠陥の量をそ
れぞれ表している。
諸データを例示するものであり、（Ａ）は成長温度、
（Ｂ）はAsとGaとの組成比の差、（Ｃ）は欠陥の量をそ
れぞれ表している。
第８図（Ａ）に見られるように、高絶縁性バッファ層
２は温度200〔℃〕の低温で成長させてあることから、
温度680〔℃〕の高温で成長させたバッファ層３に比較
すると、第８図（Ｂ）に見られるように、Asの組成比が
Gaの組成比よりも約１〔％〕も多い。この為、高絶縁性
バッファ層２中には、第８図（Ｃ）に見られるように、
多くの欠陥が導入され、従って、高電界に強く、且つ、
高抵抗特性を示すものとなっている。
２は温度200〔℃〕の低温で成長させてあることから、
温度680〔℃〕の高温で成長させたバッファ層３に比較
すると、第８図（Ｂ）に見られるように、Asの組成比が
Gaの組成比よりも約１〔％〕も多い。この為、高絶縁性
バッファ層２中には、第８図（Ｃ）に見られるように、
多くの欠陥が導入され、従って、高電界に強く、且つ、
高抵抗特性を示すものとなっている。
図示の半導体装置に於けるｉ型GaAs高絶縁性バッファ
層２がない場合には、サイド・ゲート効果の原因とし
て、半導体性GaAs基板１、或いは、半絶縁性GaAs基板１
とｉ型GaAsバッファ層３との界面にリーク電流パスが生
成されるものと考えられる為、半絶縁性GaAs基板１とｉ
型GaAsバッファ層３との間に高電界に強く、且つ、高抵
抗特性を示すｉ型GaAs高絶縁性バッファ層２を介挿して
サイド・ゲート効果を抑制することができるとしてい
る。
層２がない場合には、サイド・ゲート効果の原因とし
て、半導体性GaAs基板１、或いは、半絶縁性GaAs基板１
とｉ型GaAsバッファ層３との界面にリーク電流パスが生
成されるものと考えられる為、半絶縁性GaAs基板１とｉ
型GaAsバッファ層３との間に高電界に強く、且つ、高抵
抗特性を示すｉ型GaAs高絶縁性バッファ層２を介挿して
サイド・ゲート効果を抑制することができるとしてい
る。
ここで、第７図に見られるHEMT20A及び20Bに於いて、 高絶縁性バッファ２の厚さ：約500〔Å〕、 バッファ層３の厚さ：約5000〔Å〕、 素子間分離領域11の幅:2〔μｍ〕 である場合、HEMT20Bに於けるソース電極12Bとドレイン
電極13Bとの間にサイド・ゲート電圧VSG＝−５〔Ｖ〕を
印加し、ドレイン電圧VD＝１〔Ｖ〕としたときのドレイ
ン電流IDに関する経時変化を調べると第９図に見られる
データが得られる。
電極13Bとの間にサイド・ゲート電圧VSG＝−５〔Ｖ〕を
印加し、ドレイン電圧VD＝１〔Ｖ〕としたときのドレイ
ン電流IDに関する経時変化を調べると第９図に見られる
データが得られる。
第９図はドレイン電流IDの経時変化を説明する為の線
図を表し、縦軸にはドレイン電流IDを、そして、横軸に
は時間をそれぞれ採ってある。
図を表し、縦軸にはドレイン電流IDを、そして、横軸に
は時間をそれぞれ採ってある。
このデータは、温度を300〔Ｋ〕として得られたもの
であり、ドレイン電流IDはサイド・ゲート電圧VSGの印
加に依っては変動せず、矢印で指示してあるサイド・ゲ
ート電圧印加前のドレイン電流値を維持している。即
ち、室温に於いて、サイド・ゲート効果の発生は防止さ
れていることが看取できる。
であり、ドレイン電流IDはサイド・ゲート電圧VSGの印
加に依っては変動せず、矢印で指示してあるサイド・ゲ
ート電圧印加前のドレイン電流値を維持している。即
ち、室温に於いて、サイド・ゲート効果の発生は防止さ
れていることが看取できる。
前記説明したように、第７図に見られるHEMT、即ち、
半絶縁性GaAs基板１及びｉ型GaAsバッファ層３の間にｉ
型GaAs高絶縁性バッファ層２を介在させてなるHEMTは、
室温に於いて、サイド・ゲート効果の発生を有効に抑制
することができるのであるが、このHEMTを０〔℃〕以下
の低温で動作させた場合には、大きなサイド・ゲート効
果が現れることを確認した。
半絶縁性GaAs基板１及びｉ型GaAsバッファ層３の間にｉ
型GaAs高絶縁性バッファ層２を介在させてなるHEMTは、
室温に於いて、サイド・ゲート効果の発生を有効に抑制
することができるのであるが、このHEMTを０〔℃〕以下
の低温で動作させた場合には、大きなサイド・ゲート効
果が現れることを確認した。
即ち、温度を85〔Ｋ〕とした他は第９図に見られるデ
ータを得た条件と同じ条件とし、サイド・ゲート電圧V
SGを印加してドレイン電流IDの経時変化を観測すると第
10図に見られるデータが得られた。
ータを得た条件と同じ条件とし、サイド・ゲート電圧V
SGを印加してドレイン電流IDの経時変化を観測すると第
10図に見られるデータが得られた。
第10図は、第９図と同様、ドレイン電流IDの経時変化
を説明する為の線図を表し、縦軸にはドレイン電流I
Dを、そして、横軸には時間をそれぞれ採ってある。
を説明する為の線図を表し、縦軸にはドレイン電流I
Dを、そして、横軸には時間をそれぞれ採ってある。
図から明らかなように、ドレイン電流IDはサイド・ゲ
ート電圧VSGの印加に依って変動し、矢印で指示したサ
イド・ゲート電圧VSG印加前のドレイン電流値は時間の
経過と共に大きく減少している。
ート電圧VSGの印加に依って変動し、矢印で指示したサ
イド・ゲート電圧VSG印加前のドレイン電流値は時間の
経過と共に大きく減少している。
このように、０〔℃〕以下の低温に於いてサイド・ゲ
ート効果が発生する原因としては、サイド・ゲート効果
の発生を抑制する為に介在させたｉ型GaAs高絶縁性バッ
ファ層２中に存在する欠陥が影響していることが判って
いる。例えば、高電界に依ってｉ型GaAs高絶縁性バッフ
ァ層２中に注入されたキャリヤが欠陥に捕獲され、そし
て、その捕獲されたキャリヤは低温であるが故に放出さ
れず、HEMTの直下に存在するｉ型GaAs高絶縁性バッファ
層２の部分に於ける電位が変化する為であろうと考えら
れる。
ート効果が発生する原因としては、サイド・ゲート効果
の発生を抑制する為に介在させたｉ型GaAs高絶縁性バッ
ファ層２中に存在する欠陥が影響していることが判って
いる。例えば、高電界に依ってｉ型GaAs高絶縁性バッフ
ァ層２中に注入されたキャリヤが欠陥に捕獲され、そし
て、その捕獲されたキャリヤは低温であるが故に放出さ
れず、HEMTの直下に存在するｉ型GaAs高絶縁性バッファ
層２の部分に於ける電位が変化する為であろうと考えら
れる。
何れにせよ、HEMTは低温に於いて動作させることで性
能を著しく向上させることができるから、前記したよう
な低温に於けるサイド・ゲート効果の発生はHEMT集積回
路を高集積化する場合に大きな障害となっている。
能を著しく向上させることができるから、前記したよう
な低温に於けるサイド・ゲート効果の発生はHEMT集積回
路を高集積化する場合に大きな障害となっている。
本発明は、室温であると低温であるとを問わずサイド
・ゲート効果の発生を抑制できる構成を得ようとする。
・ゲート効果の発生を抑制できる構成を得ようとする。
第11図並びに第12図は本発明に至る研究過程を説明す
る為に必要な従来のHEMTの要部切断側面図を表し、第７
図に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
る為に必要な従来のHEMTの要部切断側面図を表し、第７
図に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
第11図に見られるように、この従来のHEMTでは、ｉ型
GaAs高絶縁性バッファ層２が半絶縁性GaAs基板１上に直
接形成されている為、酸素イオン注入等で形成した素子
間分離領域11はｉ型GaAs高絶縁性バッファ層２までは到
達していない。即ち、素子間分離領域11の底とｉ型GaAs
高絶縁性バッファ層２の表面との間には、ｉ型GaAsバッ
ファ層３の一部が存在している。前記したところから明
らかなように、ｉ型GaAsバッファ層３は通常の温度で形
成されたものであり、ｉ型GaAs高絶縁性バッファ層２の
ように低温で成長させて多量の欠陥を導入し高絶縁性に
したものではないから、隣接トランジスタ間でリーク電
流パスが生成されてしまい、これを介してホット・キャ
リヤの注入が発生するものである。このようにして注入
されたキャリヤはｉ型GaAs高絶縁性バッファ層２中の欠
陥に捕獲され、しかも、低温では放出されず、その為、
第10図に見られるようなサイド・ゲート効果が発生する
ことになる。
GaAs高絶縁性バッファ層２が半絶縁性GaAs基板１上に直
接形成されている為、酸素イオン注入等で形成した素子
間分離領域11はｉ型GaAs高絶縁性バッファ層２までは到
達していない。即ち、素子間分離領域11の底とｉ型GaAs
高絶縁性バッファ層２の表面との間には、ｉ型GaAsバッ
ファ層３の一部が存在している。前記したところから明
らかなように、ｉ型GaAsバッファ層３は通常の温度で形
成されたものであり、ｉ型GaAs高絶縁性バッファ層２の
ように低温で成長させて多量の欠陥を導入し高絶縁性に
したものではないから、隣接トランジスタ間でリーク電
流パスが生成されてしまい、これを介してホット・キャ
リヤの注入が発生するものである。このようにして注入
されたキャリヤはｉ型GaAs高絶縁性バッファ層２中の欠
陥に捕獲され、しかも、低温では放出されず、その為、
第10図に見られるようなサイド・ゲート効果が発生する
ことになる。
本発明者らは、このような問題を解消する為、ｉ型Ga
As高絶縁性バッファ層２を活性層10に近付け、素子間分
離領域11がｉ型GaAs高絶縁性バッファ層２に容易に到達
できる構成にして、低温に於けるサイド・ゲート効果の
低減に大きく貢献した（要すれば、特願平１−302667号
を参照）。
As高絶縁性バッファ層２を活性層10に近付け、素子間分
離領域11がｉ型GaAs高絶縁性バッファ層２に容易に到達
できる構成にして、低温に於けるサイド・ゲート効果の
低減に大きく貢献した（要すれば、特願平１−302667号
を参照）。
第12図は前記改良されたHEMTの要部切断側面図を表
し、第７図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
し、第７図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
図示の構成に於いては、より抵抗が高い高絶縁性バッ
ファ層２に電界が集中する為、隣接トランジスタ間でリ
ーク電流を流す導電チャネルは殆ど生成されず、ホット
・キャリヤの注入が抑えられるものである。
ファ層２に電界が集中する為、隣接トランジスタ間でリ
ーク電流を流す導電チャネルは殆ど生成されず、ホット
・キャリヤの注入が抑えられるものである。
然しながら、この改善された半導体装置に於いても、
低温に於けるサイド・ゲート効果が僅かに残り、ホット
・キャリヤの注入抑止は完全とはいい難い。
低温に於けるサイド・ゲート効果が僅かに残り、ホット
・キャリヤの注入抑止は完全とはいい難い。
そこで、本発明に依る半導体装置及びその製造方法に
置いては、 （１） 半絶縁性化合物半導体基板（例えば半絶縁性Ga
As基板１）上に積層して設けられ且つ多数の欠陥を含ん
で高絶縁化された第１の化合物半導体バッファ層（例え
ばｉ型GaAs高絶縁性バッファ層２）と、該第１の化合物
半導体バッファ層上に積層して設けられ且つ該第１の化
合物半導体バッファ層に比較してワイド・エネルギ・バ
ンド・ギャップの材料で構成された第２の化合物半導体
バッファ層（例えばｉ型AlxGa1-xAsバッファ層22並びに
23）と、チャネルが生成されるべき化合物半導体能動層
を含み且つ前記第２の化合物半導体バッファ層上に積層
して形成された化合物半導体層（例えばｉ型GaAs能動層
４、ｎ型Al0.3Ga0.7As電子供給層５、ｎ型GaAsキャップ
層６など）と、該化合物半導体層の表面から前記第１の
化合物半導体バッファ層或いはその近傍に達する素子間
分離領域（例えば素子間分離領域11）と、該素子間分離
領域で画定された領域に作り込まれた化合物半導体素子
とを備えてなるか、或いは、 （２） 前記（１）に於いて、前記半絶縁性化合物半導
体基板と前記第１の化合物半導体バッファ層との間に該
第１の化合物半導体バッファ層に比較してワイド・エネ
ルギ・バンド・ギャップの材料で構成された第３の化合
物半導体バッファ層を設けたことを特徴とするか、或い
は、 （３） 半絶縁性化合物半導体基板上に多くの欠陥を含
み高電界に耐え且つ高抵抗特性を示す半導体層が成長さ
れる低温（例えば200〔℃〕）を適用して高絶縁性化合
物半導体バッファ層を形成し、次いで、該高絶縁性化合
物半導体バッファ層上に欠陥が少なく良質な半導体層が
成長できる高温（例えば650〔℃〕）を適用しホット・
キャリヤの注入を抑止するエネルギ・バリヤを現出させ
る為の第１のワイド・エネルギ・バンド・ギャップ化合
物半導体層を形成し、次いで、同じく高温を適用しチャ
ネルが生成されるべき化合物半導体能動層を含む所要の
化合物半導体層を形成し、次いで、該化合物半導体層の
表面から前記高絶縁性化合物半導体バッファ層或いはそ
の近傍に達する素子間分離領域を形成し、次いで、該素
子間分離領域で画定された領域に化合物半導体素子を作
り込む工程が含まれてなることを特徴とするか、或い
は、 （４） 前記（３）に於いて、前記半絶縁性化合物半導
体基板と前記高絶縁性化合物半導体バッファ層との間に
欠陥が少なく良質な半導体層が成長できる高温を適用し
ホット・キャリヤの注入を抑止するエネルギ・バリヤを
現出させる為の第２のワイド・エネルギ・バンド・ギャ
ップ化合物半導体層を形成する工程が付加されてなるこ
とを特徴とする。
置いては、 （１） 半絶縁性化合物半導体基板（例えば半絶縁性Ga
As基板１）上に積層して設けられ且つ多数の欠陥を含ん
で高絶縁化された第１の化合物半導体バッファ層（例え
ばｉ型GaAs高絶縁性バッファ層２）と、該第１の化合物
半導体バッファ層上に積層して設けられ且つ該第１の化
合物半導体バッファ層に比較してワイド・エネルギ・バ
ンド・ギャップの材料で構成された第２の化合物半導体
バッファ層（例えばｉ型AlxGa1-xAsバッファ層22並びに
23）と、チャネルが生成されるべき化合物半導体能動層
を含み且つ前記第２の化合物半導体バッファ層上に積層
して形成された化合物半導体層（例えばｉ型GaAs能動層
４、ｎ型Al0.3Ga0.7As電子供給層５、ｎ型GaAsキャップ
層６など）と、該化合物半導体層の表面から前記第１の
化合物半導体バッファ層或いはその近傍に達する素子間
分離領域（例えば素子間分離領域11）と、該素子間分離
領域で画定された領域に作り込まれた化合物半導体素子
とを備えてなるか、或いは、 （２） 前記（１）に於いて、前記半絶縁性化合物半導
体基板と前記第１の化合物半導体バッファ層との間に該
第１の化合物半導体バッファ層に比較してワイド・エネ
ルギ・バンド・ギャップの材料で構成された第３の化合
物半導体バッファ層を設けたことを特徴とするか、或い
は、 （３） 半絶縁性化合物半導体基板上に多くの欠陥を含
み高電界に耐え且つ高抵抗特性を示す半導体層が成長さ
れる低温（例えば200〔℃〕）を適用して高絶縁性化合
物半導体バッファ層を形成し、次いで、該高絶縁性化合
物半導体バッファ層上に欠陥が少なく良質な半導体層が
成長できる高温（例えば650〔℃〕）を適用しホット・
キャリヤの注入を抑止するエネルギ・バリヤを現出させ
る為の第１のワイド・エネルギ・バンド・ギャップ化合
物半導体層を形成し、次いで、同じく高温を適用しチャ
ネルが生成されるべき化合物半導体能動層を含む所要の
化合物半導体層を形成し、次いで、該化合物半導体層の
表面から前記高絶縁性化合物半導体バッファ層或いはそ
の近傍に達する素子間分離領域を形成し、次いで、該素
子間分離領域で画定された領域に化合物半導体素子を作
り込む工程が含まれてなることを特徴とするか、或い
は、 （４） 前記（３）に於いて、前記半絶縁性化合物半導
体基板と前記高絶縁性化合物半導体バッファ層との間に
欠陥が少なく良質な半導体層が成長できる高温を適用し
ホット・キャリヤの注入を抑止するエネルギ・バリヤを
現出させる為の第２のワイド・エネルギ・バンド・ギャ
ップ化合物半導体層を形成する工程が付加されてなるこ
とを特徴とする。
前記手段を採ることに依り、高絶縁性バッファ層へ注
入されるホット・キャリヤは、該高絶縁性バッファ層に
比較してワイド・エネルギ・バンド・ギャップをもつバ
ッファ層のエネルギ・バリヤで有効に阻止され、隣接す
る素子間距離が５〜６〔μｍ〕以下に高密度化した集積
回路を低温で動作させた場合にも、サイド・ゲート効果
は殆ど発生しない。従って、低温で動作させると特性が
著しく向上するHEMTなどに適用すると大変に有効であ
る。
入されるホット・キャリヤは、該高絶縁性バッファ層に
比較してワイド・エネルギ・バンド・ギャップをもつバ
ッファ層のエネルギ・バリヤで有効に阻止され、隣接す
る素子間距離が５〜６〔μｍ〕以下に高密度化した集積
回路を低温で動作させた場合にも、サイド・ゲート効果
は殆ど発生しない。従って、低温で動作させると特性が
著しく向上するHEMTなどに適用すると大変に有効であ
る。
第１図は本発明一実施例の要部切断側面図を表し、第
７図、第11図、第12図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。
７図、第11図、第12図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。
図に於いて、 21はｉ型GaAsバッファ層、 22はｉ型AlxGa1-xAsバッファ層（ｘ＝0.2〜0.5） 23はｉ型AlxGa1-xAsバッファ層（ｘ＝0.2〜0.5） をそれぞれ示している。尚、バッファ層22及び23がワイ
ド・エネルギ・バンド・ギャップであることは、その組
成から見て当然である。
ド・エネルギ・バンド・ギャップであることは、その組
成から見て当然である。
このように、ワイド・エネルギ・バンド・ギャップの
バッファ層22或いは23を配置した構成に於いては、その
エネルギ・バリヤに依ってホット・キャリヤの注入を有
効に阻止することが可能であるから、高絶縁性バッファ
層２に依るホット・キャリヤの注入抑制効果と相俟っ
て、室温であると低温であるとに拘わらず、完全にリー
ク電流パスを閉鎖することができる。
バッファ層22或いは23を配置した構成に於いては、その
エネルギ・バリヤに依ってホット・キャリヤの注入を有
効に阻止することが可能であるから、高絶縁性バッファ
層２に依るホット・キャリヤの注入抑制効果と相俟っ
て、室温であると低温であるとに拘わらず、完全にリー
ク電流パスを閉鎖することができる。
第１図に見られる実施例を製造する場合について説明
する。
する。
（１） 分子線エピタキシャル成長（molecular beam
epitaxy:MBE）法を適用することに依り、半絶縁性GaA
s基板１上にｉ型GaAsバッファ層21を成長させる。
epitaxy:MBE）法を適用することに依り、半絶縁性GaA
s基板１上にｉ型GaAsバッファ層21を成長させる。
この場合、 成長温度:650〔℃〕 厚さ:4000〔Å〕 とした。
（２） MBE法を適用することに依り、バッファ層21上
にｘ値を0.2〜0.5としたｉ型AlxGa1-xAsバッファ層22を
成長させる。
にｘ値を0.2〜0.5としたｉ型AlxGa1-xAsバッファ層22を
成長させる。
この場合、 成長温度:650〔℃〕 厚さ:500〔Å〕 とした。
（３） MBE法を適用することに依り、バッファ層22上
にｉ型GaAs高絶縁性バッファ層２を成長させる。
にｉ型GaAs高絶縁性バッファ層２を成長させる。
この場合、 成長温度:200〔℃〕 厚さ:500〔Å〕 とした。
（４） MBE法を適用することに依り、高絶縁性バッフ
ァ層２上にｘ値を例えば0.2〜0.5としたｉ型AlxGa1-xAs
バッファ層23を成長させる。
ァ層２上にｘ値を例えば0.2〜0.5としたｉ型AlxGa1-xAs
バッファ層23を成長させる。
この場合、 成長温度:650〔℃〕 厚さ:500〔Å〕 とした。
（５） MBE法を適用することに依り、バッファ層23上
にｉ型GaAs能動層４を成長させる。
にｉ型GaAs能動層４を成長させる。
この場合、 成長温度:650〔℃〕 厚さ:500〔Å〕 とした。
（６） MBE法を適用することに依り、能動層４上にｘ
値を0.3としたｎ型AlxGa1-xAs電子供給層５及びｎ型GaA
sキャップ層６を成長させる。
値を0.3としたｎ型AlxGa1-xAs電子供給層５及びｎ型GaA
sキャップ層６を成長させる。
この場合、両層とも、 成長温度650〔℃〕 厚さ:200〔Å〕〜300〔Å〕 不純物濃度:1×1018〔cm-3〕 とした。
（７） イオン注入法を適用することに依り、酸素イオ
ンの打ち込みを行って、表面から高絶縁性バッファ層２
に達する素子間分離領域11を形成する。尚、酸素は半導
体結晶中で不活性であることは云うまでもない。
ンの打ち込みを行って、表面から高絶縁性バッファ層２
に達する素子間分離領域11を形成する。尚、酸素は半導
体結晶中で不活性であることは云うまでもない。
（８） 真空蒸着法、フォト・リソグラフィ技術、合金
化法などを適用することに依り、素子間分離領域11に依
って分離生成された素子領域に於けるキャップ層６上に
AuGe/Auからなるソース電極12A,12B・・・・及びドレイ
ン電極13A,13B・・・・を形成する。
化法などを適用することに依り、素子間分離領域11に依
って分離生成された素子領域に於けるキャップ層６上に
AuGe/Auからなるソース電極12A,12B・・・・及びドレイ
ン電極13A,13B・・・・を形成する。
（９） フォト・リソグラフィ技術を適用することに依
り、キャップ層６のエッチングを行ってゲート・リセス
を形成して電子供給層６の一部を表出させる。
り、キャップ層６のエッチングを行ってゲート・リセス
を形成して電子供給層６の一部を表出させる。
（10） 真空蒸着法、フォト・リソグラフィ技術などを
適用することに依り、ゲート・リセス内に表出されてい
る電子供給層６上にAlからなるゲート電極14A,14B・・
・・を形成する。
適用することに依り、ゲート・リセス内に表出されてい
る電子供給層６上にAlからなるゲート電極14A,14B・・
・・を形成する。
第２図乃至第４図は前記工程に於ける諸データを例示
するものであり、第２図は成長温度、第３図は欠陥の
量、第４図はAlとAsのモル比をそれぞれ表している。
するものであり、第２図は成長温度、第３図は欠陥の
量、第４図はAlとAsのモル比をそれぞれ表している。
第２図に見られるように、前記工程で成長させた諸半
導体層のうち、高絶縁性バッファ層２を成長させた温度
が200〔℃〕になっている他は全て650〔℃〕である。
導体層のうち、高絶縁性バッファ層２を成長させた温度
が200〔℃〕になっている他は全て650〔℃〕である。
第３図に見られるように、高絶縁性バッファ層２は20
0〔℃〕の低温で成長させてあることから、多くの欠陥
が導入され、その結果、高電界に強く、且つ、高抵抗性
を示すものとなっている。
0〔℃〕の低温で成長させてあることから、多くの欠陥
が導入され、その結果、高電界に強く、且つ、高抵抗性
を示すものとなっている。
第４図に見られるように、AlxGa1-xAsからなるバッフ
ァ層22並びに23、電子供給層５のそれぞれに於いて、当
然のことながら、AlAsモル比は大きくなっている。従っ
て、ワイド・エネルギ・バンド・ギャップ化されている
ことが看取されよう。
ァ層22並びに23、電子供給層５のそれぞれに於いて、当
然のことながら、AlAsモル比は大きくなっている。従っ
て、ワイド・エネルギ・バンド・ギャップ化されている
ことが看取されよう。
第５図は第１図に見られる本発明の一実施例に於ける
ドレイン電流IDの経時変化を説明する為の線図を表し、
縦軸にはドレイン電流IDを、そして、横軸には時間をそ
れぞれ採ってある。
ドレイン電流IDの経時変化を説明する為の線図を表し、
縦軸にはドレイン電流IDを、そして、横軸には時間をそ
れぞれ採ってある。
このデータは、温度を85〔Ｋ〕として得られたもので
あり、ドレイン電流IDはサイド・ゲート電圧VSGの印加
に依っては変動せず、矢印で指示してあるサイド・ゲー
ト電圧印加前のドレイン電流値を維持している。即ち、
低温に於いて、サイド・ゲート効果の発生は防止されて
いることが看取できる。
あり、ドレイン電流IDはサイド・ゲート電圧VSGの印加
に依っては変動せず、矢印で指示してあるサイド・ゲー
ト電圧印加前のドレイン電流値を維持している。即ち、
低温に於いて、サイド・ゲート効果の発生は防止されて
いることが看取できる。
第５図に見られるデータと従来の技術に依って得られ
た同様なデータである第10図とを比較すれば、低温に於
けるサイド・ゲート効果の抑止について大きな向上が見
られることを理解できよう。
た同様なデータである第10図とを比較すれば、低温に於
けるサイド・ゲート効果の抑止について大きな向上が見
られることを理解できよう。
第６図は他の実施例を説明する為の要部切断側面図を
表し、第１図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
表し、第１図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
本実施例が第１図に見られる実施例と相違するところ
は、第１図に於ける基板１側のバッファ層22が存在しな
い点である。
は、第１図に於ける基板１側のバッファ層22が存在しな
い点である。
即ち、本実施例では、第12図について説明した半導体
装置と同様、半絶縁性GaAs基板１上に直にｉ型高絶縁性
GaAsバッファ層２を形成してある。然しながら、その上
には、第１図に見られる実施例と同様、ｉ型AlxGa1-xAs
バッファ層23が設けられている。
装置と同様、半絶縁性GaAs基板１上に直にｉ型高絶縁性
GaAsバッファ層２を形成してある。然しながら、その上
には、第１図に見られる実施例と同様、ｉ型AlxGa1-xAs
バッファ層23が設けられている。
このような構成であっても、ホット・キャリヤは、ｉ
型AlxGa1-xAsバッファ層23のエネルギ・バリヤでかなり
ブロックされるから、第12図に見られる半導体装置と比
較するとサイド・ゲート効果は遥に発生し難くなる。
型AlxGa1-xAsバッファ層23のエネルギ・バリヤでかなり
ブロックされるから、第12図に見られる半導体装置と比
較するとサイド・ゲート効果は遥に発生し難くなる。
本発明に依る半導体装置及びその製造方法に於いて
は、半絶縁性化合物半導体基板上に積層して設けられ且
つ多数の欠陥を含んで高絶縁化された第１の化合物半導
体バッファ層と、該第１の化合物半導体バッファ層に積
層して設けられ且つ該第１の化合物半導体バッファ層に
比較してワイド・エネルギ・バンド・ギャップの材料で
構成された第２の化合物半導体バッファ層と、チャネル
が生成されるべき化合物半導体能動層を含み且つ前記第
２の化合物半導体バッファ層上に積層して形成された化
合物半導体層と、該化合物半導体層の表面から前記第１
の化合物半導体バッファ層或いはその近傍に達する素子
間分離領域と、該素子間分離領域で画定された領域に作
り込まれた化合物半導体素子とを備えてなるよう構成す
る。
は、半絶縁性化合物半導体基板上に積層して設けられ且
つ多数の欠陥を含んで高絶縁化された第１の化合物半導
体バッファ層と、該第１の化合物半導体バッファ層に積
層して設けられ且つ該第１の化合物半導体バッファ層に
比較してワイド・エネルギ・バンド・ギャップの材料で
構成された第２の化合物半導体バッファ層と、チャネル
が生成されるべき化合物半導体能動層を含み且つ前記第
２の化合物半導体バッファ層上に積層して形成された化
合物半導体層と、該化合物半導体層の表面から前記第１
の化合物半導体バッファ層或いはその近傍に達する素子
間分離領域と、該素子間分離領域で画定された領域に作
り込まれた化合物半導体素子とを備えてなるよう構成す
る。
前記構成を採ることに依り、高絶縁性バッファ層へ注
入されるホット・キャリヤは、該高絶縁性バッファ層に
比較してワイド・エネルギ・バンド・ギャップをもつバ
ッファ層のエネルギ・バリヤで有効に阻止され、隣接す
る素子間距離が５〜６〔μｍ〕以下に高密度化した集積
回路を低温で動作させた場合にも、サイド・ゲート効果
は殆ど発生しない。従って、低温で動作させると特性が
著しく向上するHEMTなどに適用すると大変に有効であ
る。
入されるホット・キャリヤは、該高絶縁性バッファ層に
比較してワイド・エネルギ・バンド・ギャップをもつバ
ッファ層のエネルギ・バリヤで有効に阻止され、隣接す
る素子間距離が５〜６〔μｍ〕以下に高密度化した集積
回路を低温で動作させた場合にも、サイド・ゲート効果
は殆ど発生しない。従って、低温で動作させると特性が
著しく向上するHEMTなどに適用すると大変に有効であ
る。
第１図は本発明一実施例の要部切断側面図、第２図は成
長温度に関するデータを例示する線図、第３図は欠陥の
量に関するデータを例示する線図、第４図はAlとAsのモ
ル比に関するデータを例示する線図、第５図は第１図に
見られる本発明一実施例に於けるドレイン電流IDの経時
変化を説明する為の線図、第６図は他の実施例を説明す
る為の要部切断側面図、第７図はサイド・ゲート効果を
軽減したとされているHEMTの要部切断側面図、第８図
（Ａ），（Ｂ），（Ｃ）は前記工程に於ける成長温度、
AsとGaとの組成比の差、欠陥の量を説明する為の線図、
第９図はドレイン電流IDの経時変化を説明する為の線
図、第10図もドレイン電流IDの経時変化を説明する為の
線図、第11図並びに第12図は本発明に至る研究過程を説
明する為に必要な従来のHEMTの要部切断側面図をそれぞ
れ表している。 図に於いて、１は半絶縁性GaAs基板、２はｉ型GaAs高絶
縁性バッファ層、３はｉ型GaAsバッファ層、４はｉ型Ga
As能動層、５はｎ型Al0.3Ga0.7As電子供給層、６はｎ型
GaAsキャップ層、10は活性層、11は素子間分離領域、12
A,12B・・・はソース電極、13A,13B・・・はドレイン電
極、14A,14B・・・・はゲート電極、20A,20B・・・・は
HEMT、21はｉ型GaAsバッファ層、22はｉ型AlxGa1-xAsバ
ッファ層、23はｉ型AlxGa1-xAsバッファ層をそれぞれ示
している。
長温度に関するデータを例示する線図、第３図は欠陥の
量に関するデータを例示する線図、第４図はAlとAsのモ
ル比に関するデータを例示する線図、第５図は第１図に
見られる本発明一実施例に於けるドレイン電流IDの経時
変化を説明する為の線図、第６図は他の実施例を説明す
る為の要部切断側面図、第７図はサイド・ゲート効果を
軽減したとされているHEMTの要部切断側面図、第８図
（Ａ），（Ｂ），（Ｃ）は前記工程に於ける成長温度、
AsとGaとの組成比の差、欠陥の量を説明する為の線図、
第９図はドレイン電流IDの経時変化を説明する為の線
図、第10図もドレイン電流IDの経時変化を説明する為の
線図、第11図並びに第12図は本発明に至る研究過程を説
明する為に必要な従来のHEMTの要部切断側面図をそれぞ
れ表している。 図に於いて、１は半絶縁性GaAs基板、２はｉ型GaAs高絶
縁性バッファ層、３はｉ型GaAsバッファ層、４はｉ型Ga
As能動層、５はｎ型Al0.3Ga0.7As電子供給層、６はｎ型
GaAsキャップ層、10は活性層、11は素子間分離領域、12
A,12B・・・はソース電極、13A,13B・・・はドレイン電
極、14A,14B・・・・はゲート電極、20A,20B・・・・は
HEMT、21はｉ型GaAsバッファ層、22はｉ型AlxGa1-xAsバ
ッファ層、23はｉ型AlxGa1-xAsバッファ層をそれぞれ示
している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 雅久 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−161939（ＪＰ，Ａ) 特開 平２−43765（ＪＰ，Ａ) 特開 平２−52440（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (4)
- 【請求項１】半絶縁性化合物半導体基板上に積層して設
けられ且つ多数の欠陥を含んで高絶縁化された第１の化
合物半導体バッファ層と、 該第１の化合物半導体バッファ層上に積層して設けられ
且つ該第１の化合物半導体バッファ層に比較してワイド
・エネルギ・バンド・ギャップの材料で構成された第２
の化合物半導体バッファ層と、 チャネルが生成されるべき化合物半導体能動層を含み且
つ前記第２の化合物半導体バッファ層上に積層して形成
された化合物半導体層と、 該化合物半導体層の表面から前記第１の化合物半導体バ
ッファ層或いはその近傍に達する素子間分離領域と、 該素子間分離領域で画定された領域に作り込まれた化合
物半導体素子と を備えてなることを特徴とする半導体装置。 - 【請求項２】前記半絶縁性化合物半導体基板と前記第１
の化合物半導体バッファ層との間に該第１の化合物半導
体バッファ層に比較してワイド・エネルギ・バンド・ギ
ャップの材料で構成された第３の化合物半導体バッファ
層を設けたこと を特徴とする請求項１記載の半導体装置。 - 【請求項３】半絶縁性化合物半導体基板上に多くの欠陥
を含み高電界に耐え且つ高抵抗特性を示す半導体層が成
長される低温を適用して高絶縁性化合物半導体バッファ
層を形成し、 次いで、該高絶縁性化合物半導体バッファ層上に欠陥が
少なく良質な半導体層が成長できる高温を適用しホット
・キャリヤの注入を抑止するエネルギ・バリヤを現出さ
せる為の第１のワイド・エネルギ・バンド・ギャップ化
合物半導体層を形成し、 次いで、同じく高温を適用しチャネルが生成されるべき
化合物半導体能動層を含む所要の化合物半導体層を形成
し、 次いで、該化合物半導体層の表面から前記高絶縁性化合
物半導体バッファ層或いはその近傍に達する素子間分離
領域を形成し、 次いで、該素子間分離領域で画定された領域に化合物半
導体素子を作り込む工程 が含まれてなることを特徴とする半導体装置の製造方
法。 - 【請求項４】前記半絶縁性化合物半導体基板と前記高絶
縁性化合物半導体バッファ層との間に欠陥が少なく良質
な半導体層が成長できる高温を適用しホット・キャリヤ
の注入を抑止するエネルギ・バリヤを現出させる為の第
２のワイド・エネルギ・バンド・ギャップ化合物半導体
層を形成する工程が付加されてなること を特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19909390A JP2949518B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体装置及びその製造方法 |
| EP19900122207 EP0437702B1 (en) | 1989-11-21 | 1990-11-20 | Semiconductor integrated circuit of compound semiconductor devices comprising isolation regions and method of making the same |
| US07/976,000 US5276340A (en) | 1989-11-21 | 1992-11-13 | Semiconductor integrated circuit having a reduced side gate effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19909390A JP2949518B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485957A JPH0485957A (ja) | 1992-03-18 |
| JP2949518B2 true JP2949518B2 (ja) | 1999-09-13 |
Family
ID=16402000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19909390A Expired - Lifetime JP2949518B2 (ja) | 1989-11-21 | 1990-07-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2949518B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102369597A (zh) * | 2009-04-07 | 2012-03-07 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、和电子器件 |
| JP2012094798A (ja) * | 2010-10-22 | 2012-05-17 | Jiaotong Univ | 直列接続式の高電子移動度トランジスターデバイス及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2663869B2 (ja) * | 1994-07-28 | 1997-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-07-30 JP JP19909390A patent/JP2949518B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102369597A (zh) * | 2009-04-07 | 2012-03-07 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、和电子器件 |
| CN102369597B (zh) * | 2009-04-07 | 2014-04-09 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、和电子器件 |
| JP2012094798A (ja) * | 2010-10-22 | 2012-05-17 | Jiaotong Univ | 直列接続式の高電子移動度トランジスターデバイス及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0485957A (ja) | 1992-03-18 |
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