JPS63240075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63240075A JPS63240075A JP7536387A JP7536387A JPS63240075A JP S63240075 A JPS63240075 A JP S63240075A JP 7536387 A JP7536387 A JP 7536387A JP 7536387 A JP7536387 A JP 7536387A JP S63240075 A JPS63240075 A JP S63240075A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、特に高速性、高周波特性及び高集積性に優れ
た半導体装置の製造方法に関するものである。
た半導体装置の製造方法に関するものである。
（従来技術）
近年、特に半導体へテロ接合を用いた素子が超高周波・
超高速素子として有望視されている。例えば、特願昭６
１−０９２６３９号明細書に示された半導体装置は、従
来素子に比べ電流駆動能力に優れた高速素子である。こ
の半導体装置は以下のようなものである。
超高速素子として有望視されている。例えば、特願昭６
１−０９２６３９号明細書に示された半導体装置は、従
来素子に比べ電流駆動能力に優れた高速素子である。こ
の半導体装置は以下のようなものである。
（１）ｎ型の第１の半導体層上に該第１の半導体より小
さい電子親和力を有する低不純物密度の第２の半導体層
が設けられ、該第２の半導体層上に制御電極を設け、更
に該制御電極を挟んで該第１の半導体層と電気的に接続
した少くとも２つのオーミック性領域を設けたことを特
徴とする半導体装置。または、（２）ｐ型の第１の半導
体層上に該第１の半導体より大きな電子親和力とエネル
ギーギャップの和を有した低不純物密度の第２の半導体
層が設けられ、該第２の半導体層上に制御電極を設け、
更に、該制御電極を挟んで該第１の半導体層と電気的に
接続した少くとも２つのオーミック性領域を設けたこと
を特、徴と°する半導体装置。
さい電子親和力を有する低不純物密度の第２の半導体層
が設けられ、該第２の半導体層上に制御電極を設け、更
に該制御電極を挟んで該第１の半導体層と電気的に接続
した少くとも２つのオーミック性領域を設けたことを特
徴とする半導体装置。または、（２）ｐ型の第１の半導
体層上に該第１の半導体より大きな電子親和力とエネル
ギーギャップの和を有した低不純物密度の第２の半導体
層が設けられ、該第２の半導体層上に制御電極を設け、
更に、該制御電極を挟んで該第１の半導体層と電気的に
接続した少くとも２つのオーミック性領域を設けたこと
を特、徴と°する半導体装置。
（発明が解決しようとする問題点）
一般に、高速高集積回路を実現する上で、構成素子のゲ
ートしきい値電圧ＶＴ（電流通路の遮断を与える臨界電
圧）を複数個与えることは、回路の設計性及び高速・低
消費電力などを向上させる観点から重要である。しかし
ながら、例えば特願昭６１−０９２６３９号明細書に示
された半導体装置などのような場合、例えば分子線エピ
タキシャル成長法（ＭＢＥ法）により結晶成長を行うた
め一般に素子のｖＴは一種類となり、例えば高速・低消
費電力基本回路として有望な直結型ＦＥＴ論理回路（Ｄ
ＣＦＬ回路）を実現することが困難であった。
ートしきい値電圧ＶＴ（電流通路の遮断を与える臨界電
圧）を複数個与えることは、回路の設計性及び高速・低
消費電力などを向上させる観点から重要である。しかし
ながら、例えば特願昭６１−０９２６３９号明細書に示
された半導体装置などのような場合、例えば分子線エピ
タキシャル成長法（ＭＢＥ法）により結晶成長を行うた
め一般に素子のｖＴは一種類となり、例えば高速・低消
費電力基本回路として有望な直結型ＦＥＴ論理回路（Ｄ
ＣＦＬ回路）を実現することが困難であった。
本発明の目的は、前記従来の半導体装置における単一ゲ
ートしきい値電圧に関する問題を解決し、複数個のゲー
トしきい値電圧を実現するための半導体装置の製造方法
を提供することにある。
ートしきい値電圧に関する問題を解決し、複数個のゲー
トしきい値電圧を実現するための半導体装置の製造方法
を提供することにある。
（問題点を解決するための手段）
本発明によれば、ｎ型の第１の半導体層と該第１の半導
体より小さい電子親和力を有する高純度あるいは低不純
物密度の第２の半導体層あるいは絶縁物との積層体を少
くとも含み、更に該第２の半導体層あるいは絶縁物上に
制御電極が設けられ、該制御電極を挟んで該第１の半導
体層と電気的に接続した少くとも２つのオーミック性電
極が設けられた半導体装置の製造方法において、少くと
も該制御電極下領域に外部から不純物を注入することに
より、該制御電極下領域における電気的に活性化した不
純物密度を変化させる工程を含むことを特徴とする半導
体装置の製造方法が得られる。更に本発明によれば、ｐ
型の第１の半導体層と該第１の半導体より大きい電子親
和力とエネルギーギャップの和を有する高純度あるいは
低不純物密度の第２の半導体層あるいは絶縁物との積層
体を少くとも含み更に該第２の半導体層あるいは絶縁物
上に制御電極が設けられ、該制御電極を挟んで該第１の
半導体層と電気的に接続した少くとも２つのオーミック
性電極が設けられた半導体装置の製造方法において、少
くとも該制御電極下領域に外部から不純物を注入するこ
とにより、該制御電極下領域における電気的に活性化し
た不純物密度を変化させる工程を含むことを特徴とする
半導体装置の製造方法が得られる。
体より小さい電子親和力を有する高純度あるいは低不純
物密度の第２の半導体層あるいは絶縁物との積層体を少
くとも含み、更に該第２の半導体層あるいは絶縁物上に
制御電極が設けられ、該制御電極を挟んで該第１の半導
体層と電気的に接続した少くとも２つのオーミック性電
極が設けられた半導体装置の製造方法において、少くと
も該制御電極下領域に外部から不純物を注入することに
より、該制御電極下領域における電気的に活性化した不
純物密度を変化させる工程を含むことを特徴とする半導
体装置の製造方法が得られる。更に本発明によれば、ｐ
型の第１の半導体層と該第１の半導体より大きい電子親
和力とエネルギーギャップの和を有する高純度あるいは
低不純物密度の第２の半導体層あるいは絶縁物との積層
体を少くとも含み更に該第２の半導体層あるいは絶縁物
上に制御電極が設けられ、該制御電極を挟んで該第１の
半導体層と電気的に接続した少くとも２つのオーミック
性電極が設けられた半導体装置の製造方法において、少
くとも該制御電極下領域に外部から不純物を注入するこ
とにより、該制御電極下領域における電気的に活性化し
た不純物密度を変化させる工程を含むことを特徴とする
半導体装置の製造方法が得られる。
（作用）
以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
第４図（ａ）は、本発明の対象となる半導体装置の基本
的構造の一例を示す模式的構造断面図である。
的構造の一例を示す模式的構造断面図である。
第４図（ａ）において、４１に半絶縁性ＧａＡｓ基板を
、４２にアンドープのＧａＡｓを、４３にｎ型のＧａＡ
ｓを、必にアンドープのＡｌｏ、３ＧａＯ０７ＡＳを、
４５及び４６にＡｕＧｅ／Ｎｉによるオーミック性電極
を、４７にＡ１によるショットキー電極を用いる。第４
図（ｂ）は、ピンチオフ電圧を印加した場合におけるゲ
ート電極４７直下でのエネルギーバンド図を表わしてい
る。ここで、ＥＦはフェルミ準位、ＥＣは伝導帯下端の
エネルギー準位を示している。この素子のゲートしきい
値電圧は基本的に次式で表わされる。
、４２にアンドープのＧａＡｓを、４３にｎ型のＧａＡ
ｓを、必にアンドープのＡｌｏ、３ＧａＯ０７ＡＳを、
４５及び４６にＡｕＧｅ／Ｎｉによるオーミック性電極
を、４７にＡ１によるショットキー電極を用いる。第４
図（ｂ）は、ピンチオフ電圧を印加した場合におけるゲ
ート電極４７直下でのエネルギーバンド図を表わしてい
る。ここで、ＥＦはフェルミ準位、ＥＣは伝導帯下端の
エネルギー準位を示している。この素子のゲートしきい
値電圧は基本的に次式で表わされる。
二こで、ｑΦ８はジョツキ−障壁の高さを、ΔＥｃは伝
導帯下端のエネルギー差を、ｑは電子の電荷量を、δは
ＥｃとＥ、のエネルギー差を、ｄは膜厚を、Ｎはドナー
不純物密度を、（は誘電率を示している。但し、ｄ、Ｎ
及び〔に付けた添字１及び２はそれぞれ第１の半導体層
４３及び第２の半導体層材に対応する。式（１）の第３
項、第４項から明らかなように、Ｎ１．Ｎ２．ｄｌ及び
ｄ２を変化させることによりｖＴを変化させることがで
きる。即ち、結晶成長時に決定されたｖＴは、更に外部
から不純物を導入することにより変化させられる。例え
ば、第４図（ａ）の素子において、制御電極４７を形成
する前に、ドナーイオンとしてＳｉイオンをＡＩ□、３
Ｇａ□、７Ａｓを通して注入し、熱処理を行うと、式（
１）におけるＮ□、Ｎ２の値を実行的に高められｖＴを
負側にシフトさせられる。即ち、元々結晶成長時におい
て、ノーマリオフ型の条件で式（１）における各パラメ
ータの値を設定しておけば、前記イオン注入によりノー
マリオン型の素子を形成できることになる二従って、こ
の場合同一基板上に２つの異なるｖＴを有する素子が形
成できることになり、ＤＣＦＬ回路の構成が可能となる
。また、例えばアクセプタイオンとしてＢｅイオンを注
入すると、実効的Ｎ１．Ｎ２の値を下げられるため、ｖ
Ｔを正側にシフトさせられる。更に例えば中性イオンと
してＡｒイオンを注入し、損傷を与えることにより実行
的にｖＴを変化させることも可能である。
導帯下端のエネルギー差を、ｑは電子の電荷量を、δは
ＥｃとＥ、のエネルギー差を、ｄは膜厚を、Ｎはドナー
不純物密度を、（は誘電率を示している。但し、ｄ、Ｎ
及び〔に付けた添字１及び２はそれぞれ第１の半導体層
４３及び第２の半導体層材に対応する。式（１）の第３
項、第４項から明らかなように、Ｎ１．Ｎ２．ｄｌ及び
ｄ２を変化させることによりｖＴを変化させることがで
きる。即ち、結晶成長時に決定されたｖＴは、更に外部
から不純物を導入することにより変化させられる。例え
ば、第４図（ａ）の素子において、制御電極４７を形成
する前に、ドナーイオンとしてＳｉイオンをＡＩ□、３
Ｇａ□、７Ａｓを通して注入し、熱処理を行うと、式（
１）におけるＮ□、Ｎ２の値を実行的に高められｖＴを
負側にシフトさせられる。即ち、元々結晶成長時におい
て、ノーマリオフ型の条件で式（１）における各パラメ
ータの値を設定しておけば、前記イオン注入によりノー
マリオン型の素子を形成できることになる二従って、こ
の場合同一基板上に２つの異なるｖＴを有する素子が形
成できることになり、ＤＣＦＬ回路の構成が可能となる
。また、例えばアクセプタイオンとしてＢｅイオンを注
入すると、実効的Ｎ１．Ｎ２の値を下げられるため、ｖ
Ｔを正側にシフトさせられる。更に例えば中性イオンと
してＡｒイオンを注入し、損傷を与えることにより実行
的にｖＴを変化させることも可能である。
以上説明したように、本発明においては、外部から不純
物を注入し、素子の制御電極下領域における電気的に活
性化した不純物の密度を変化させることにより、元々の
素子のｖＴを変化させてｖＴの制御を行うことができる
。
物を注入し、素子の制御電極下領域における電気的に活
性化した不純物の密度を変化させることにより、元々の
素子のｖＴを変化させてｖＴの制御を行うことができる
。
以上の説明では、キオリアが電子となる場合の半導体装
置について述べてきたが、キャリアが正孔となる場合の
半導体装置についても、原則的に同様の原理、作用及び
効果が適用できることは言うまでもない。
置について述べてきたが、キャリアが正孔となる場合の
半導体装置についても、原則的に同様の原理、作用及び
効果が適用できることは言うまでもない。
（実施例１）
第１の発明の１つの実施例について具体的に説明する。
本実施例における半導体装置の製造方法を第１図（ａ）
〜（ｄ）に示す。先ず、ＭＢＥ法を用いて、半絶縁性Ｇ
ａＡｓ基板１１上にドナー不純物密度が１刈０１８ｃｍ
−３程度で膜厚約１００人のｎ型のＧａＡｓ１２、不純
物密度がＩＸＩＯ１５ｃｍ＝程度以下で膜厚約２００人
のアンドープのＡＩ。、３Ｇａ（１，７ＡＳ１３を順次
成長する。この時、基板と第１の半導体層１２の界面の
素子特性・＼の影響を防ぐため、アンドープのＧａＡｓ
層（バッファ層）を導入した方が望ましい。次に、フォ
トレジスト膜１４を約２ｐｍ塗布し、開口の後Ｓｉイオ
ン１５をイオン注入し、イオン注入領域１６を形成し、
８５０°Ｃ１５秒間の短時間熱処理を施す。この時のイ
オン注入条件は加速電圧３０ｋｅＶ、ドーズ量ｌＸｌ０
１２ｃｍ−２である。更にフォトレジスト膜を再度形成
し、前記開口領域を再度開口し、ＡＩを蒸着後リフトオ
フ法によりゲート電極１７を形成する。更にフォトレジ
スト膜形成後、オーミック電極部を開口し、−ＡｕＧｅ
／Ｎｉを蒸着し、リフトオフした後、アロイ熱処理を４
５０°Ｃで行い、オーミック電極１８を形成する。
〜（ｄ）に示す。先ず、ＭＢＥ法を用いて、半絶縁性Ｇ
ａＡｓ基板１１上にドナー不純物密度が１刈０１８ｃｍ
−３程度で膜厚約１００人のｎ型のＧａＡｓ１２、不純
物密度がＩＸＩＯ１５ｃｍ＝程度以下で膜厚約２００人
のアンドープのＡＩ。、３Ｇａ（１，７ＡＳ１３を順次
成長する。この時、基板と第１の半導体層１２の界面の
素子特性・＼の影響を防ぐため、アンドープのＧａＡｓ
層（バッファ層）を導入した方が望ましい。次に、フォ
トレジスト膜１４を約２ｐｍ塗布し、開口の後Ｓｉイオ
ン１５をイオン注入し、イオン注入領域１６を形成し、
８５０°Ｃ１５秒間の短時間熱処理を施す。この時のイ
オン注入条件は加速電圧３０ｋｅＶ、ドーズ量ｌＸｌ０
１２ｃｍ−２である。更にフォトレジスト膜を再度形成
し、前記開口領域を再度開口し、ＡＩを蒸着後リフトオ
フ法によりゲート電極１７を形成する。更にフォトレジ
スト膜形成後、オーミック電極部を開口し、−ＡｕＧｅ
／Ｎｉを蒸着し、リフトオフした後、アロイ熱処理を４
５０°Ｃで行い、オーミック電極１８を形成する。
本実施例において、結晶成長時の実効的ｖＴは約−１，
２Ｖであり、最終的には約−２ｖになった。この時のｖ
Ｔの均一性は極めて良好であった。尚、本実施例におい
てはドナーイオンとしてＳｉを用いたが、Ｓｎ、Ｓｅ、
Ｔｅ、Ｇｅ、Ｓ他などの他のイオンでもよい。また、ア
クセプターイオンとして、 Ｃ，Ｚｎ、Ｂｅ、Ｍｇ、Ｈｇ、Ｃｄ他などの他のイオン
を注入するとｖＴは正側にシフトさせられる。更に、Ｇ
ａ、Ｉｎ、ＡＩや不活性ガス元素のイオン他などを用い
ることによって損傷を与えｖＴを変化させられる。即ち
、全ての不純物に対して本発明の権利は有効となる。
２Ｖであり、最終的には約−２ｖになった。この時のｖ
Ｔの均一性は極めて良好であった。尚、本実施例におい
てはドナーイオンとしてＳｉを用いたが、Ｓｎ、Ｓｅ、
Ｔｅ、Ｇｅ、Ｓ他などの他のイオンでもよい。また、ア
クセプターイオンとして、 Ｃ，Ｚｎ、Ｂｅ、Ｍｇ、Ｈｇ、Ｃｄ他などの他のイオン
を注入するとｖＴは正側にシフトさせられる。更に、Ｇ
ａ、Ｉｎ、ＡＩや不活性ガス元素のイオン他などを用い
ることによって損傷を与えｖＴを変化させられる。即ち
、全ての不純物に対して本発明の権利は有効となる。
尚、本実施例においては、制御電極１７直下のみにイオ
ン注入を行っているが、オーミック電極１８直下を含む
制御電極の外部領域に行っても問題ない。この場合は、
第１図（ｂ）におけるフォトシスト膜の開口部を広くす
れば実現できる。
ン注入を行っているが、オーミック電極１８直下を含む
制御電極の外部領域に行っても問題ない。この場合は、
第１図（ｂ）におけるフォトシスト膜の開口部を広くす
れば実現できる。
（実施例２）
次に第１の発明の他の実施例について具体的に説明す′
る。本実施例における半導体装置の製造方法を第３図（
ａ）〜（ｅ）に示す。先ず、有機金属気相成長法（ＭＯ
ＣＶＤ法）を用いて、半絶縁性ＧａＡｓ基板３１上にド
ナー不純物密度がＩ Ｘ １０１１０ｌ８程度で膜厚約
８０人のｎ型のＧａＡｓ３２を成長する。次にフォトレ
ジスト膜３４を約２ｐｍ塗布し、開口の後集束性イオン
ビーム法によりＧａイオン３５を注入し、イオン注入領
域３６を形成する。この時のイオン注入条件は加速電圧
５０ｋｅＶ、 ドーズ量５ Ｘ １０１３ｃｍ−２で
ある。次に、再びＭＯＣＶＤ法を用いて、不純物密度が
ＩＸＩＯ１５ｃｍ＝程度以下で膜厚約２００人のアンド
ープのＡｌｇ、３Ｇａ（１，７Ａｓ３３を形成する。更
に、ＷＳｉをスパッタ法により形成し、イオンミリング
法により加工し、前記イオン注入領域上のゲート電極３
７を形成する。更に、ゲート電極３７をマスクに、Ｓｉ
イオンを加速電圧５０ｋｅＶ、ドーズ量３ Ｘ １０１
１０１３ａの条件で注入し、８５０°Ｃ１５秒間の短時
間熱処理を施すことにより、低抵抗寄生部４０を形成す
る。更に実施例１と同様にＡｕＧｅ／Ｎｉによるオーミ
ック電極１８を形成する。本実施例において、Ｇａイオ
ンの注入を行わない場合の素子のｖＴは約−１ｖであり
、Ｇａイオンの注入を行った場合の素子のｖＴは約Ｏｖ
であった。これにより、ＤＣＦＬ回路を作製した所、良
好なインバータ特性を得た。
る。本実施例における半導体装置の製造方法を第３図（
ａ）〜（ｅ）に示す。先ず、有機金属気相成長法（ＭＯ
ＣＶＤ法）を用いて、半絶縁性ＧａＡｓ基板３１上にド
ナー不純物密度がＩ Ｘ １０１１０ｌ８程度で膜厚約
８０人のｎ型のＧａＡｓ３２を成長する。次にフォトレ
ジスト膜３４を約２ｐｍ塗布し、開口の後集束性イオン
ビーム法によりＧａイオン３５を注入し、イオン注入領
域３６を形成する。この時のイオン注入条件は加速電圧
５０ｋｅＶ、 ドーズ量５ Ｘ １０１３ｃｍ−２で
ある。次に、再びＭＯＣＶＤ法を用いて、不純物密度が
ＩＸＩＯ１５ｃｍ＝程度以下で膜厚約２００人のアンド
ープのＡｌｇ、３Ｇａ（１，７Ａｓ３３を形成する。更
に、ＷＳｉをスパッタ法により形成し、イオンミリング
法により加工し、前記イオン注入領域上のゲート電極３
７を形成する。更に、ゲート電極３７をマスクに、Ｓｉ
イオンを加速電圧５０ｋｅＶ、ドーズ量３ Ｘ １０１
１０１３ａの条件で注入し、８５０°Ｃ１５秒間の短時
間熱処理を施すことにより、低抵抗寄生部４０を形成す
る。更に実施例１と同様にＡｕＧｅ／Ｎｉによるオーミ
ック電極１８を形成する。本実施例において、Ｇａイオ
ンの注入を行わない場合の素子のｖＴは約−１ｖであり
、Ｇａイオンの注入を行った場合の素子のｖＴは約Ｏｖ
であった。これにより、ＤＣＦＬ回路を作製した所、良
好なインバータ特性を得た。
（実施例３）
次に正孔をキャリアとして用いる第２の発明の１つの実
施例について説明する。本実施例における半導体装置の
製造方法を第２図（ａ）〜（ｄ）に示す。先ず、ＭＢＥ
法を用いて、半絶縁性ＧａＡｓ基板２１上にアクセプタ
不純物密度がＩ Ｘ １０１８ｃｍ−３程度で膜厚約１
００人のｐ型のＧｅ２２、不純物密度が１×１０１５ｃ
ｍ−３程度以下で膜厚約２００人のアンドープのＧａＡ
ｓ２３を順次成長する。次にフォトレジスト膜２４を約
２μｍ塗布し、開口の後Ｂｅイオン２５を注入し、イオ
ン注入領域２６を形成し、８５０°Ｃ１５秒間の短時間
熱処理を施す。この時のイオン注入条件は加速電圧３０
ｋｅＶ、ドーズ量Ｉ Ｘ １０１２ｃｍ−２である。更
に、実施例１と同様にしてＡＩによるゲート電極２７を
形成する。更に、ＡｕＺｎによるオーミック電極１８を
リフトオフ法により形成する。２本実施例において、結
晶成長時の実効的ｖＴは、約−１ｖであり、最終的には
ｖＴは約−２Ｖになった。この時のＶＴの均一性は極め
て良好であった。
施例について説明する。本実施例における半導体装置の
製造方法を第２図（ａ）〜（ｄ）に示す。先ず、ＭＢＥ
法を用いて、半絶縁性ＧａＡｓ基板２１上にアクセプタ
不純物密度がＩ Ｘ １０１８ｃｍ−３程度で膜厚約１
００人のｐ型のＧｅ２２、不純物密度が１×１０１５ｃ
ｍ−３程度以下で膜厚約２００人のアンドープのＧａＡ
ｓ２３を順次成長する。次にフォトレジスト膜２４を約
２μｍ塗布し、開口の後Ｂｅイオン２５を注入し、イオ
ン注入領域２６を形成し、８５０°Ｃ１５秒間の短時間
熱処理を施す。この時のイオン注入条件は加速電圧３０
ｋｅＶ、ドーズ量Ｉ Ｘ １０１２ｃｍ−２である。更
に、実施例１と同様にしてＡＩによるゲート電極２７を
形成する。更に、ＡｕＺｎによるオーミック電極１８を
リフトオフ法により形成する。２本実施例において、結
晶成長時の実効的ｖＴは、約−１ｖであり、最終的には
ｖＴは約−２Ｖになった。この時のＶＴの均一性は極め
て良好であった。
尚、本発明においても、電子チャネルを用いる第１の発
明の実施例で述べた内容は原則的にそのまま適用できる
ことは言うまでもない。
明の実施例で述べた内容は原則的にそのまま適用できる
ことは言うまでもない。
（発明の効果）
以上本発明によれば、同一基板上にしきい値電圧の異な
る半導体装置を形成できるため、高速性、高周波特性及
び高集積性に優れた半導体装置が実現でき、本発明の効
果は多大である。
る半導体装置を形成できるため、高速性、高周波特性及
び高集積性に優れた半導体装置が実現でき、本発明の効
果は多大である。
第１図及至第３図は、本発明にかかる半導体装置の製造
方法を模式的に示す工程図、第４図（ａ）及び（ｂ）は
それぞれ本発明の対象となる代表的半導体装置の一例を
示す模式的構造断面図及び制御電極直下のエネルギーバ
ンド図である。 １ｉ、２１．ａｘ及び４１：高抵抗基板１２．３２及び
４３ ：ｎ型の第１の半導体層１３．２３，３３及
び４４：第２の半導体層２２ ：ｐ型の
第１の半導体層１４．２４及び３４ニレジスト膜 １５．２５及び３５：注入不純物イオン１６．２６，３
６及び４０：イオン注入領域１７．２７，３７及び４７
：制御電極 １８．２ｇ、３８，４５及び４６：オーミツク電極４２
：バッフ７層 Ｅｃ：伝導帯下端のエネルギー準位 Ｅ、：フエルミ準位 ΔＥｃ：界面での伝導帯下端のエネル ギー差 ｑΦＢ ニジヨツトキー障壁の高さＶＴ
： Ｌきい値電圧δ
：ＥｃとＥＦの差ｄｌ：第１の半導体層の膜厚 半 １ 図 （ｂ） （ｃ） （ｄ） 亭 Ｚ 起 （ｂ） （Ｃ） （ｄ） 半 ３ 囮 （ｅ） 亭 ４ 図 （ａ） （ｂ）
方法を模式的に示す工程図、第４図（ａ）及び（ｂ）は
それぞれ本発明の対象となる代表的半導体装置の一例を
示す模式的構造断面図及び制御電極直下のエネルギーバ
ンド図である。 １ｉ、２１．ａｘ及び４１：高抵抗基板１２．３２及び
４３ ：ｎ型の第１の半導体層１３．２３，３３及
び４４：第２の半導体層２２ ：ｐ型の
第１の半導体層１４．２４及び３４ニレジスト膜 １５．２５及び３５：注入不純物イオン１６．２６，３
６及び４０：イオン注入領域１７．２７，３７及び４７
：制御電極 １８．２ｇ、３８，４５及び４６：オーミツク電極４２
：バッフ７層 Ｅｃ：伝導帯下端のエネルギー準位 Ｅ、：フエルミ準位 ΔＥｃ：界面での伝導帯下端のエネル ギー差 ｑΦＢ ニジヨツトキー障壁の高さＶＴ
： Ｌきい値電圧δ
：ＥｃとＥＦの差ｄｌ：第１の半導体層の膜厚 半 １ 図 （ｂ） （ｃ） （ｄ） 亭 Ｚ 起 （ｂ） （Ｃ） （ｄ） 半 ３ 囮 （ｅ） 亭 ４ 図 （ａ） （ｂ）
Claims (2)
- （１）ｎ型の第１の半導体層と該第１の半導体より小さ
い電子親和力を有する高純度あるいは低不純物密度の第
２の半導体層あるいは絶縁物との積層体を少くとも含み
、更に該第２の半導体層あるいは絶縁物上に制御電極が
設けられ、該制御電極を挟んで該第１の半導体層と電気
的に接続した少くとも２つのオーミック性電極が設けら
れた半導体装置の製造方法において、少くとも該制御電
極下領域に外部から不純物を注入することにより、該制
御電極下領域における電気的に活性化した不純物密度を
変化させる工程を含むことを特徴とする半導体装置の製
造方法。 - （２）ｐ型の第１の半導体層と該第１の半導体より大き
い電子親和力とエネルギーギャップの和を有する高純度
あるいは低不純物密度の第２の半導体層あるいは絶縁物
との積層体を少くとも含み、更に該第２の半導体層ある
いは絶縁物上に制御電極が設けられ、該制御電極を挟ん
で該第１の半導体層と電気的に接続した少くとも２つの
オーミック性電極が設けられた半導体装置の製造方法に
おいて、少くとも該制御電極下領域に外部から不純物を
注入することにより、該制御電極下領域における電気的
に活性化した不純物密度を変化させる工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7536387A JPS63240075A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7536387A JPS63240075A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240075A true JPS63240075A (ja) | 1988-10-05 |
Family
ID=13574062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7536387A Pending JPS63240075A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349242A (ja) * | 1989-07-17 | 1991-03-04 | Agency Of Ind Science & Technol | 電界効果トランジスタおよびその製造方法 |
| JPH0697198A (ja) * | 1991-02-07 | 1994-04-08 | Nec Corp | 電界効果トランジスタ |
-
1987
- 1987-03-27 JP JP7536387A patent/JPS63240075A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349242A (ja) * | 1989-07-17 | 1991-03-04 | Agency Of Ind Science & Technol | 電界効果トランジスタおよびその製造方法 |
| JPH0697198A (ja) * | 1991-02-07 | 1994-04-08 | Nec Corp | 電界効果トランジスタ |
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