JPS63219176A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電界効果トランジスタの製造方法に関する。
（従来の技術）
超高速集積回路を構成するための基本素子としてヘテロ
界面の高速な２次元電子ガスを用いた電界効果トランジ
スタが注目されている。しかしながらこのヘテロ界面の
高速な２次元電子ガスを用いた電界効果トランジスタは
本質的に電子の面密度をｌＸ１０１２ｃｍ ”より大き
く出来ないため電流駆動能力が小さいという欠点がある
。この欠点を解消する素子として次のような電界効果ト
ランジスタ（以後ＦＥＴと称す）が提案されヘテロ界面
の高速な２次元電子ガスを用いた電界効果トランジスタ
以上の電流駆動能力が実証されている。（特願昭６１−
０９２６３９号明細書「半導体装置」）このＦＥＴは第
３図（ｂ）に示すように半絶縁性ＧａＡｓ基板１０の上
に約１１１ｍのノンドープＧａＡｓバッファ層１１を介
して、ｎ形ＧａＡｓ動作層１２、ノンドープＡｌＧａＡ
ｓ層１３の順に積層された構造上にゲート電極１４、ソ
ース、ドレイン電極１５．１６が形成された構造になっ
ている。ここでソース、ドレイン電極１５．１６は下の
半導体層と合金化され、ｎ形ＧａＡｓ動作層１２まで合
金層１７は到達している。このＦＥＴの製造方法は、分
子線エピタキシー法により第３図（ａ）に示すように、
まず半絶縁性ＧａＡｓ基板１０の上にノンドープＧａＡ
ｓバッファ層１１、動作層となるｎ形ＧａＡｓ層１２、
ノンドープＧａＡｓ層１３をこの順に連続的に全面に成
長させる。次に第３図（ｂ）に示すように表面にゲート
電極１４としてＡＩを蒸着し、ソース、ドレイン電極１
５．１６としてＡｕＧｅとＮｉを蒸着した後、４００〜
４５０°Ｃの熱処理によって合金化を行い、合金層１７
をｎ形ＧａＡｓ層１２に到着させ完成する、という方法
をとっている。
界面の高速な２次元電子ガスを用いた電界効果トランジ
スタが注目されている。しかしながらこのヘテロ界面の
高速な２次元電子ガスを用いた電界効果トランジスタは
本質的に電子の面密度をｌＸ１０１２ｃｍ ”より大き
く出来ないため電流駆動能力が小さいという欠点がある
。この欠点を解消する素子として次のような電界効果ト
ランジスタ（以後ＦＥＴと称す）が提案されヘテロ界面
の高速な２次元電子ガスを用いた電界効果トランジスタ
以上の電流駆動能力が実証されている。（特願昭６１−
０９２６３９号明細書「半導体装置」）このＦＥＴは第
３図（ｂ）に示すように半絶縁性ＧａＡｓ基板１０の上
に約１１１ｍのノンドープＧａＡｓバッファ層１１を介
して、ｎ形ＧａＡｓ動作層１２、ノンドープＡｌＧａＡ
ｓ層１３の順に積層された構造上にゲート電極１４、ソ
ース、ドレイン電極１５．１６が形成された構造になっ
ている。ここでソース、ドレイン電極１５．１６は下の
半導体層と合金化され、ｎ形ＧａＡｓ動作層１２まで合
金層１７は到達している。このＦＥＴの製造方法は、分
子線エピタキシー法により第３図（ａ）に示すように、
まず半絶縁性ＧａＡｓ基板１０の上にノンドープＧａＡ
ｓバッファ層１１、動作層となるｎ形ＧａＡｓ層１２、
ノンドープＧａＡｓ層１３をこの順に連続的に全面に成
長させる。次に第３図（ｂ）に示すように表面にゲート
電極１４としてＡＩを蒸着し、ソース、ドレイン電極１
５．１６としてＡｕＧｅとＮｉを蒸着した後、４００〜
４５０°Ｃの熱処理によって合金化を行い、合金層１７
をｎ形ＧａＡｓ層１２に到着させ完成する、という方法
をとっている。
（発明が解決しようとする問題点）
前記ＦＥＴを超高速集積回路に応用する場合の回路構成
として、エンハンスメント形（Ｅ）とデプレッション形
（Ｄ）のＦＥＴを用いるＥ／Ｄ構成のＤＣＦＬ（Ｄｉｒ
ｅｃｔＣｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路が考
えられる。この場合には、エンハンスメント形とデプレ
ッション形というしきい値電圧ＶＴの異なるＦＥＴを同
一基板上に形成することが不可欠である。ところで、前
記ＦＥＴのｖＴは次の式で与えられる。
として、エンハンスメント形（Ｅ）とデプレッション形
（Ｄ）のＦＥＴを用いるＥ／Ｄ構成のＤＣＦＬ（Ｄｉｒ
ｅｃｔＣｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路が考
えられる。この場合には、エンハンスメント形とデプレ
ッション形というしきい値電圧ＶＴの異なるＦＥＴを同
一基板上に形成することが不可欠である。ところで、前
記ＦＥＴのｖＴは次の式で与えられる。
ｖＴ＝ｑ■Ｂ−ＡＥｃ−ｑＮＤｔＮ（２ｔｏ＋ｔＮ）／
２ｅ （１）ここで、ｑは電子の電荷、［Ｆ］Ｂはシ
ョットキー電極の障壁の高さ、ＡＥｃはＡｌＧａＡｓと
ＧａＡｓの伝導帯の不連続量、ＮＤはＧａＡｓ動作層の
ドナー密度、ｔｏ、 ｔＮはそれぞれＡｌＧａＡｓ層と
ｎ形ＧａＡｓ層の膜厚、８は誘電率である。ここで、従
来技術で同一基板上に製造したＦＥＴのｖＴを変えるた
めには、結晶成長時にｔＮ、ＮＤは決定され、ＯＢもＩ
ＩＩ −Ｖ族化合物半導体の場合には金属にほとんど依
存せず一定であるので、変えられるパラメータはｔｏの
みとなる。このことより上部ＡｌＧａＡｓ層をエツチン
グして膜厚をかえることにより一部のＦＥＴのＶＴを変
えることは可能であるが、一般にウニ八面内で均一なエ
ツチング量を得ることは困難であるため、このＦＥＴで
ＶＴの異なる２種以上の素子を同一基板上に製造するこ
とは困難である。
２ｅ （１）ここで、ｑは電子の電荷、［Ｆ］Ｂはシ
ョットキー電極の障壁の高さ、ＡＥｃはＡｌＧａＡｓと
ＧａＡｓの伝導帯の不連続量、ＮＤはＧａＡｓ動作層の
ドナー密度、ｔｏ、 ｔＮはそれぞれＡｌＧａＡｓ層と
ｎ形ＧａＡｓ層の膜厚、８は誘電率である。ここで、従
来技術で同一基板上に製造したＦＥＴのｖＴを変えるた
めには、結晶成長時にｔＮ、ＮＤは決定され、ＯＢもＩ
ＩＩ −Ｖ族化合物半導体の場合には金属にほとんど依
存せず一定であるので、変えられるパラメータはｔｏの
みとなる。このことより上部ＡｌＧａＡｓ層をエツチン
グして膜厚をかえることにより一部のＦＥＴのＶＴを変
えることは可能であるが、一般にウニ八面内で均一なエ
ツチング量を得ることは困難であるため、このＦＥＴで
ＶＴの異なる２種以上の素子を同一基板上に製造するこ
とは困難である。
また、従来の製造方法によると１１１ｍのノンドープＧ
ａＡｓバッファ層の結晶成長を行っている。通常分子線
エピタキシー法ではｌｐｍのＧａＡｓを成長するのに１
時間かかり生産性を悪化させる原因となっている。
ａＡｓバッファ層の結晶成長を行っている。通常分子線
エピタキシー法ではｌｐｍのＧａＡｓを成長するのに１
時間かかり生産性を悪化させる原因となっている。
本願発明の目的は、ｖＴの異なる２種以上のＦＥＴを同
一基板上に容易に形成できる電界効果トランジスタの製
造方法を提供することにある。
一基板上に容易に形成できる電界効果トランジスタの製
造方法を提供することにある。
（問題点を解決するための手段）
本発明は半絶縁性基板上に、ｎ形あるいはｐ形の導電性
を有する第１の半導体層を選択的に形成する工程と、少
なくともその」二に、第１の半導体層より電子親和力が
小さくかつ高純度の第２の半導体層を形成する工程と、
前記選択的にｎ形あるいはｐ形を形成した領域上の第２
の半導体層上にショットキー性の電極とその両側に配置
された二つのオーミック性の電極を形成する工程を含む
ことを特徴とする電界効果トランジスタの製造方法であ
る。
を有する第１の半導体層を選択的に形成する工程と、少
なくともその」二に、第１の半導体層より電子親和力が
小さくかつ高純度の第２の半導体層を形成する工程と、
前記選択的にｎ形あるいはｐ形を形成した領域上の第２
の半導体層上にショットキー性の電極とその両側に配置
された二つのオーミック性の電極を形成する工程を含む
ことを特徴とする電界効果トランジスタの製造方法であ
る。
（作用）
本発明で、イオン注入法により第１の半導体層を形成す
るときにはドーズ量を変化することにより（１）式にお
いてＮＤを変えることができ、結果としてＶＴの異なる
前記ＦＥＴを製造できることは（１）式より明らかであ
る。選択エピタキシャル成長法により第１の半導体層を
形成するときにはドーピング量を変化することにより（
１）式においてＮＤを変えることができ、結果としてＶ
Ｔの異なる前記ＦＥＴを製造できることは（１）式より
明らかで゛ある。
るときにはドーズ量を変化することにより（１）式にお
いてＮＤを変えることができ、結果としてＶＴの異なる
前記ＦＥＴを製造できることは（１）式より明らかであ
る。選択エピタキシャル成長法により第１の半導体層を
形成するときにはドーピング量を変化することにより（
１）式においてＮＤを変えることができ、結果としてＶ
Ｔの異なる前記ＦＥＴを製造できることは（１）式より
明らかで゛ある。
（実施例）
以下本発明の実施例を第１の半導体層をｎ形ＧａＡｓ、
第２の半導体層をＡｌＧａＡｓとした場合について説明
する。
第２の半導体層をＡｌＧａＡｓとした場合について説明
する。
第１図は第１の実施例を説明するために工程順に示した
断面図である。まず、半絶縁性ＧａＡｓ基板１０の上に
パターニングしたフォトレジスタ１８をマスクとして選
択的にＳｉイオン１９を、例えば加速電圧３０ｋＶで１
５×１０１１ｃｍ−２注入しく第１図（ａ））、フォト
レジスト１８を除去した後、別の領域にパターニングし
たフォトレジスト１１８をマスクとして選択的にＳｉイ
オン１９を加速電圧３０ｋＶで３ Ｘ １０”ｃｍ−２
注入する（第１図（ｂ））。次に表面に５００人程１の
Ｓｉ３Ｎ４膜を被着し、８００°Ｃで２０分のアニール
を行って注入イオンのＳｉを活性化し領域１２．１１２
をｎ形ＧａＡｓとする。つぎにＳｉ３Ｎ４膜を除去し、
全面に分子線エピタキシー法によりノンドープＡｌＧａ
Ａｓ層１３を２００人成長する（第１図（Ｃ））。この
ときＡｓビームを照射しながら８ｏｏ０ｃ程度に加熱す
ることにより、前記アニールにかえてＳｉの活性化を行
うこともできる。またＡｌＧａＡｓ層１３の成長は有機
金属気相成長法等で行ってもよい。その後、表面にゲー
ト電極となるＡ１１４、ソース、ドレイン電極となるＡ
ｕＧｅとＮｉ１５．１６を蒸着して、４５０°Ｃ″Ｃ″
ＡｕＧｅおよびＮｉと下の半導体層との合金化を行い合
金層１７をｎ形ＧａＡｓ層１２．１１２まで到達させる
（第１図（ｄ））。こうして得られたＦＥＴのＶＴは１
゜５×１０１１ｃｍ−２注 入 し たＦＥＴ で＋
０．２■、３×１０１１ｃｍ−２注入したＦＥＴで−０
，６■と２つの異なるＶＴを持つＦＥＴを製造できた。
断面図である。まず、半絶縁性ＧａＡｓ基板１０の上に
パターニングしたフォトレジスタ１８をマスクとして選
択的にＳｉイオン１９を、例えば加速電圧３０ｋＶで１
５×１０１１ｃｍ−２注入しく第１図（ａ））、フォト
レジスト１８を除去した後、別の領域にパターニングし
たフォトレジスト１１８をマスクとして選択的にＳｉイ
オン１９を加速電圧３０ｋＶで３ Ｘ １０”ｃｍ−２
注入する（第１図（ｂ））。次に表面に５００人程１の
Ｓｉ３Ｎ４膜を被着し、８００°Ｃで２０分のアニール
を行って注入イオンのＳｉを活性化し領域１２．１１２
をｎ形ＧａＡｓとする。つぎにＳｉ３Ｎ４膜を除去し、
全面に分子線エピタキシー法によりノンドープＡｌＧａ
Ａｓ層１３を２００人成長する（第１図（Ｃ））。この
ときＡｓビームを照射しながら８ｏｏ０ｃ程度に加熱す
ることにより、前記アニールにかえてＳｉの活性化を行
うこともできる。またＡｌＧａＡｓ層１３の成長は有機
金属気相成長法等で行ってもよい。その後、表面にゲー
ト電極となるＡ１１４、ソース、ドレイン電極となるＡ
ｕＧｅとＮｉ１５．１６を蒸着して、４５０°Ｃ″Ｃ″
ＡｕＧｅおよびＮｉと下の半導体層との合金化を行い合
金層１７をｎ形ＧａＡｓ層１２．１１２まで到達させる
（第１図（ｄ））。こうして得られたＦＥＴのＶＴは１
゜５×１０１１ｃｍ−２注 入 し たＦＥＴ で＋
０．２■、３×１０１１ｃｍ−２注入したＦＥＴで−０
，６■と２つの異なるＶＴを持つＦＥＴを製造できた。
従来例ではノンドープＧａＡｓバッファ層の結晶成長の
工程に時間がかかり分子線エビタキタシー装置１台につ
き１日１０枚程度０基板提供能力しかなく生産性が低か
ったが、本実施例では、基板としては、分子線エピタキ
シー法により成長した基板は必要はない。このため通常
の市販のＧａＡｓ基板を使用でき、生産性の向上が図ら
れる。
工程に時間がかかり分子線エビタキタシー装置１台につ
き１日１０枚程度０基板提供能力しかなく生産性が低か
ったが、本実施例では、基板としては、分子線エピタキ
シー法により成長した基板は必要はない。このため通常
の市販のＧａＡｓ基板を使用でき、生産性の向上が図ら
れる。
第２図は第２の実施例を説明するために工程順に示した
断面図である。半絶縁性ＧａＡｓ基板１０を５ｉ０２膜
２０で覆い、パターニングして開口部にｎ形ＧａＡｓ層
１２を３００人成長する（第２図（ａ））。この時のド
ーピング濃度は４×１０１７ｃｍ−３とする。次に５ｉ
０２２０を除去し、再び５ｉ０２２２０で覆い、別の場
所をパターニングして開口部にｎ形ＧａＡｓ層１１２を
３００人成長する（第２図（ｂ））。この時のドーピン
グ濃度は２×１０１８ｃｍ−３とし、ドーパントはＳｉ
であり、成長方法は有機金属気相成長法によった。次に
５ｉ０２１２０を除去し全面にノンドープＡｌＧａＡｓ
層１３を３００人成長する（第２図（Ｃ））。表面にゲ
ート金属となるＡ１１４及びソース、ドレイン電極とな
るＡｕＧｅとＮｉ１５．１６を蒸着して、４５０°Ｃ″
ｃ′ＡｕＧｅとＮｉの合金化を行い合金層１７をｎ形Ｇ
ａＡｓ層１２．１１２まで到達させる（第２図（ｄ））
。こうして得られたＦＥＴのＶＴは４×１０１７ｃｍ−
３ドーピングしたＦＥＴで＋０．２ｖ、２×１０１８ｃ
ｍ−３ドーピングしたＦＥＴで−０，６■と２つの異な
るｖＴを持つＦＥＴを製造できた。また、第２の実施例
も、第１の実施例と同じように、本発明により基板の供
給量を分子線エピタキシー装置の生産能力に依存せずに
すむので生産性の向上が図られる。
断面図である。半絶縁性ＧａＡｓ基板１０を５ｉ０２膜
２０で覆い、パターニングして開口部にｎ形ＧａＡｓ層
１２を３００人成長する（第２図（ａ））。この時のド
ーピング濃度は４×１０１７ｃｍ−３とする。次に５ｉ
０２２０を除去し、再び５ｉ０２２２０で覆い、別の場
所をパターニングして開口部にｎ形ＧａＡｓ層１１２を
３００人成長する（第２図（ｂ））。この時のドーピン
グ濃度は２×１０１８ｃｍ−３とし、ドーパントはＳｉ
であり、成長方法は有機金属気相成長法によった。次に
５ｉ０２１２０を除去し全面にノンドープＡｌＧａＡｓ
層１３を３００人成長する（第２図（Ｃ））。表面にゲ
ート金属となるＡ１１４及びソース、ドレイン電極とな
るＡｕＧｅとＮｉ１５．１６を蒸着して、４５０°Ｃ″
ｃ′ＡｕＧｅとＮｉの合金化を行い合金層１７をｎ形Ｇ
ａＡｓ層１２．１１２まで到達させる（第２図（ｄ））
。こうして得られたＦＥＴのＶＴは４×１０１７ｃｍ−
３ドーピングしたＦＥＴで＋０．２ｖ、２×１０１８ｃ
ｍ−３ドーピングしたＦＥＴで−０，６■と２つの異な
るｖＴを持つＦＥＴを製造できた。また、第２の実施例
も、第１の実施例と同じように、本発明により基板の供
給量を分子線エピタキシー装置の生産能力に依存せずに
すむので生産性の向上が図られる。
以上、本発明の実施例を第１の半導体層をＧａＡｓ、第
２の半導体層をＡｌＧａＡｓとした例を説明してきたが
、本発明は第２の半導体層が第１の半導体層より電子親
和力が小さい材料ならば実施可能である。例えば、第１
の半導体層をＩｎＧａＡｓとすれば、ＡｌＩｎＡｓ、
ＡｌＧａＡｓ、 ＧａＡｓなどと組み合わせて実施でき
る。またイオン注入の注入イオンや選択エピタキシャル
成長法のドーピングの不純物としてもＳｉに限るわけで
わなく第１の半導体層としてＩＩＩ −Ｖ族化合物半導
体を選んだ場合には、ｎ形としてＳｉの他、Ｓｅ、 Ｓ
、 Ｇｅ、 Ｓｎ、 Ｔｅが、ｐ形としてはＢｅ、 Ｚ
ｎ、 Ｍｇ等が使用可能である。
２の半導体層をＡｌＧａＡｓとした例を説明してきたが
、本発明は第２の半導体層が第１の半導体層より電子親
和力が小さい材料ならば実施可能である。例えば、第１
の半導体層をＩｎＧａＡｓとすれば、ＡｌＩｎＡｓ、
ＡｌＧａＡｓ、 ＧａＡｓなどと組み合わせて実施でき
る。またイオン注入の注入イオンや選択エピタキシャル
成長法のドーピングの不純物としてもＳｉに限るわけで
わなく第１の半導体層としてＩＩＩ −Ｖ族化合物半導
体を選んだ場合には、ｎ形としてＳｉの他、Ｓｅ、 Ｓ
、 Ｇｅ、 Ｓｎ、 Ｔｅが、ｐ形としてはＢｅ、 Ｚ
ｎ、 Ｍｇ等が使用可能である。
（発明の効果）
本発明により、前記ＦＥＴに次いて２種類以上のＶＴを
持つＦＥＴを同一基板上に形成可能となった。
持つＦＥＴを同一基板上に形成可能となった。
このことはＥ／Ｄ構成りＣＦＬ回路を用いた前記ＦＥＴ
の集積回路の製造を可能にするものである。さらに本発
明により、前記ＦＥＴを高い生産性で生産できる。
の集積回路の製造を可能にするものである。さらに本発
明により、前記ＦＥＴを高い生産性で生産できる。
第１図、第２図は本発明の製造工程を示す断面図。第３
図は従来の製造工程を示す断面図。 図において１０は半絶縁性ＧａＡｓ基板。１１はノンド
ープＧａＡｓバッファ層。１２．１１２はｎ形ＧａＡｓ
層、１３はノンドープＡｌＧａＡｓ層。１４はＡ１ゲー
ト電極。
図は従来の製造工程を示す断面図。 図において１０は半絶縁性ＧａＡｓ基板。１１はノンド
ープＧａＡｓバッファ層。１２．１１２はｎ形ＧａＡｓ
層、１３はノンドープＡｌＧａＡｓ層。１４はＡ１ゲー
ト電極。
Claims (3)
- （１）半絶縁性基板上に、ｎ形あるいはｐ形の導電性を
有する第１の半導体層を選択的に形成する工程と、少な
くともその上に、第１の半導体層より電子親和力が小さ
くかつ高純度の第２の半導体層を形成する工程と、前記
選択的にｎ形あるいはｐ形を形成した領域上の第２の半
導体層上にショットキー性の電極とその両側に配置され
た二つのオーミック性の電極を形成する工程を含むこと
を特徴とする電界効果トランジスタの製造方法。 - （２）第１の半導体層の形成方法がイオン注入法である
ことを特徴とする特許請求の範囲第１項記載の電界効果
トランジスタの製造方法。 - （３）第１の半導体層の形成方法が選択的エピタキシャ
ル成長法であることを特徴とする特許請求の範囲第１項
記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233887A JPS63219176A (ja) | 1987-03-06 | 1987-03-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233887A JPS63219176A (ja) | 1987-03-06 | 1987-03-06 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63219176A true JPS63219176A (ja) | 1988-09-12 |
Family
ID=12912011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233887A Pending JPS63219176A (ja) | 1987-03-06 | 1987-03-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63219176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183542A (ja) * | 1989-01-10 | 1990-07-18 | Agency Of Ind Science & Technol | ヘテロ構造電界効果トランジスタの製造方法 |
| US9299615B1 (en) | 2014-12-22 | 2016-03-29 | International Business Machines Corporation | Multiple VT in III-V FETs |
-
1987
- 1987-03-06 JP JP5233887A patent/JPS63219176A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183542A (ja) * | 1989-01-10 | 1990-07-18 | Agency Of Ind Science & Technol | ヘテロ構造電界効果トランジスタの製造方法 |
| US9299615B1 (en) | 2014-12-22 | 2016-03-29 | International Business Machines Corporation | Multiple VT in III-V FETs |
| US9437613B2 (en) | 2014-12-22 | 2016-09-06 | International Business Machines Corporation | Multiple VT in III-V FETs |
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