JPS6362313A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6362313A JPS6362313A JP20708786A JP20708786A JPS6362313A JP S6362313 A JPS6362313 A JP S6362313A JP 20708786 A JP20708786 A JP 20708786A JP 20708786 A JP20708786 A JP 20708786A JP S6362313 A JPS6362313 A JP S6362313A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、ＭＢＥ法による化合物半導体単結晶層の成
長を含む半導体装置の製造方法において、当該成長装置
内で成長した単結晶層の表面をシリコン膜で被覆した後
に、成長装置外に出すことにより、 化合物半導体単結晶層が大気中に曝されることによる劣
化を防止し、製造プロセスの簡易化を可能とするもので
ある。
長を含む半導体装置の製造方法において、当該成長装置
内で成長した単結晶層の表面をシリコン膜で被覆した後
に、成長装置外に出すことにより、 化合物半導体単結晶層が大気中に曝されることによる劣
化を防止し、製造プロセスの簡易化を可能とするもので
ある。
本発明は半導体装置の製造方法、特に分子線エピタキシ
ャル成長方法（ＭＢＥ法）により成長した化合物半導体
単結晶層が大気中に曝されることによる劣化の防止を、
簡易なプロセスで実現する製造方法の改善に関する。
ャル成長方法（ＭＢＥ法）により成長した化合物半導体
単結晶層が大気中に曝されることによる劣化の防止を、
簡易なプロセスで実現する製造方法の改善に関する。
化合物半導体装置の分野ではエピタキシャル成長技術が
極めて重要で種々の成長方法が行われているが、ＭＢＥ
法は１０−”ｔｏｒｒ程度の高真空中で、成長させる単
結晶の構成元素及び不純物元素をセルから蒸発させ、ビ
ーム状に基板に照射してエピタキシャル成長を行う方法
であり、結晶の成長速度、混晶の組成比、或いは不純物
ドープ量などを正確に制御することが可能で、超格子構
造、急峻なペテロ接合などの形成に最も適している。
極めて重要で種々の成長方法が行われているが、ＭＢＥ
法は１０−”ｔｏｒｒ程度の高真空中で、成長させる単
結晶の構成元素及び不純物元素をセルから蒸発させ、ビ
ーム状に基板に照射してエピタキシャル成長を行う方法
であり、結晶の成長速度、混晶の組成比、或いは不純物
ドープ量などを正確に制御することが可能で、超格子構
造、急峻なペテロ接合などの形成に最も適している。
このＭＢＥ法によって、例えば高電子移動度電界効果ト
ランジスタ（ＨＥＭＴ）、共鳴ホットエレクトロントラ
ンジスタ（ＲＨＥＴ）などの半導体基体が形成されてい
るが、この半導体基体をＭＢＥ装置から取り出したとき
に、成長した結晶表面が大気に曝されて酸化され、例え
ばオーミックコンタクト電極をこの面上に形成しても良
好なコンタクトを得難い。
ランジスタ（ＨＥＭＴ）、共鳴ホットエレクトロントラ
ンジスタ（ＲＨＥＴ）などの半導体基体が形成されてい
るが、この半導体基体をＭＢＥ装置から取り出したとき
に、成長した結晶表面が大気に曝されて酸化され、例え
ばオーミックコンタクト電極をこの面上に形成しても良
好なコンタクトを得難い。
なおこの酸化は、表面の単結晶層がアルミニウム（ＡＩ
）を含む砒化アルミニウムガリウム（ＡＩＧａＡｓ）等
である場合に特に著しい。
）を含む砒化アルミニウムガリウム（ＡＩＧａＡｓ）等
である場合に特に著しい。
この問題に対処する方法として、所要の単結晶層の成長
に続いてＭＢＥ装置内でその表面に表面保護膜を設ける
ことが知られている。すなわち第５図の模式図の如く、
例えば砒化ガリウム（ＧａＡｓ）基板２１上にＧａＡｓ
系単結晶層２２を成長した後に、砒素（Ａｓ）を厚さ例
えば１μｍ程度堆積して表面保護膜２３としている。
に続いてＭＢＥ装置内でその表面に表面保護膜を設ける
ことが知られている。すなわち第５図の模式図の如く、
例えば砒化ガリウム（ＧａＡｓ）基板２１上にＧａＡｓ
系単結晶層２２を成長した後に、砒素（Ａｓ）を厚さ例
えば１μｍ程度堆積して表面保護膜２３としている。
上述のＡｓ膜の形成は基板温度をＯ℃程度とすることが
必要であり、基板温度を単結晶成長時の温度（例えばＧ
ａＡｓでは６００℃以上）からＯ℃程度まで低下させる
ために、通常１時間以上の長い待ち時間が必要である。
必要であり、基板温度を単結晶成長時の温度（例えばＧ
ａＡｓでは６００℃以上）からＯ℃程度まで低下させる
ために、通常１時間以上の長い待ち時間が必要である。
更に／Ｉｓ膜が緻密に形成されないために例えば１−程
度と厚くする必要があり、次のプロセスを行う際にこの
Ａｓ膜を除去する必要がある。
度と厚くする必要があり、次のプロセスを行う際にこの
Ａｓ膜を除去する必要がある。
本発明は、この待ち時間等の無駄がなく、多くの場合に
除去プロセスを必要としない表面保護膜を提供すること
を目的とする。
除去プロセスを必要としない表面保護膜を提供すること
を目的とする。
前記問題点は、単結晶基板上に化合物半導体単結晶層を
分子線エピタキシャル成長方法によって成長し、次いで
当該成長装置内で該単結晶層の表面をシリコン膜で被覆
した後に、該基板を該成長装置外に出す本発明による半
導体装置の製造方法により解決される。
分子線エピタキシャル成長方法によって成長し、次いで
当該成長装置内で該単結晶層の表面をシリコン膜で被覆
した後に、該基板を該成長装置外に出す本発明による半
導体装置の製造方法により解決される。
本発明によれば第１図の模式図の如く、単結晶基板１上
に化合物半導体単結晶層２をＭＢＢ法によってエピタキ
シャル成長した後、同一成長装置内で、成長した単結晶
層の表面をシリコン膜３で被覆し、前記の酸化に対する
保護膜とする。
に化合物半導体単結晶層２をＭＢＢ法によってエピタキ
シャル成長した後、同一成長装置内で、成長した単結晶
層の表面をシリコン膜３で被覆し、前記の酸化に対する
保護膜とする。
シリコン（Ｓｔ）はＧａＡｓなどの■−■族化合物半導
体のドナー不純物として多く用いられているが、例えば
ガリウム（Ｇａ）分子線、Ａｓ分子線及びＳｉ分子線を
照射してｎ型ＧａＡｓ単結晶層を成長した後に、Ｇａ分
子線を停止してＧａＡｓ単結晶の成長を止めればＧａＡ
ｓ単結晶上にＳｉが堆積する。
体のドナー不純物として多く用いられているが、例えば
ガリウム（Ｇａ）分子線、Ａｓ分子線及びＳｉ分子線を
照射してｎ型ＧａＡｓ単結晶層を成長した後に、Ｇａ分
子線を停止してＧａＡｓ単結晶の成長を止めればＧａＡ
ｓ単結晶上にＳｉが堆積する。
Ｓｉ分子線は、化合物半導体単結晶の成長温度から室温
程度までの広い温度範囲にわたって、化合物半導体単結
晶表面への付着率が大きく、上述の如く結晶成長が終わ
った段階で直ちにＳｉ膜の形成を開始し、かつ基板温度
の降下時間を利用することが可能である。
程度までの広い温度範囲にわたって、化合物半導体単結
晶表面への付着率が大きく、上述の如く結晶成長が終わ
った段階で直ちにＳｉ膜の形成を開始し、かつ基板温度
の降下時間を利用することが可能である。
またこのＳｉ膜は緻密で均一に形成されるために、単原
子層以上の厚さがあれば充分に保護膜として機能する。
子層以上の厚さがあれば充分に保護膜として機能する。
更に化合物半導体装置ではｎ型半導体層が多く用いられ
、これにオーミックコンタクト電極を設ける場合にはこ
の単原子層乃至数原子層程度の薄いｓｔｌ！を除去する
プロセスが不必要で、良好なコンタクトが実現される。
、これにオーミックコンタクト電極を設ける場合にはこ
の単原子層乃至数原子層程度の薄いｓｔｌ！を除去する
プロセスが不必要で、良好なコンタクトが実現される。
先ず本発明によるＭＢＥ装置内のプロセスの実施例を説
明する。
明する。
本実施例では、＾１％ Ｇａ５ＡＳ％ ＳＬの分子線源
セルを各１本ずつ備える通常のＭＢＥ装置を用いて、第
２図に示す如（、ＧａＡｓ基板１１上に、ノンドープの
ＧａＡｓ層１２を厚さ例えば６００郵に、Ｓｉをドープ
したＡｌＧａＡｓ層１３を厚さ例えば１１００ｎに成長
し、その表面を単原子層のＳｉ膜１４で保護するが、そ
のプロセスのタイムチャートは例えば第３図の様である
。
セルを各１本ずつ備える通常のＭＢＥ装置を用いて、第
２図に示す如（、ＧａＡｓ基板１１上に、ノンドープの
ＧａＡｓ層１２を厚さ例えば６００郵に、Ｓｉをドープ
したＡｌＧａＡｓ層１３を厚さ例えば１１００ｎに成長
し、その表面を単原子層のＳｉ膜１４で保護するが、そ
のプロセスのタイムチャートは例えば第３図の様である
。
■ ０〜１５分： ＧａＡｓ基板１１の温度Ｔ、を室
温から成長温度、例えば６８０℃まで昇温する。
温から成長温度、例えば６８０℃まで昇温する。
この間は全分子線源セルのシヤツクを閉じ、各セルをそ
れぞれ所定の温度、例えばＳｔ分子線源セルの温度Ｔ”
ｓｔは１１３７℃とするが、基板温度Ｔ、が５００℃程
度に達したときにＡｓ分子線源セルのシャフタを開き、
ＧａＡｓ基板１１からＡｓが蒸発することを防止する。
れぞれ所定の温度、例えばＳｔ分子線源セルの温度Ｔ”
ｓｔは１１３７℃とするが、基板温度Ｔ、が５００℃程
度に達したときにＡｓ分子線源セルのシャフタを開き、
ＧａＡｓ基板１１からＡｓが蒸発することを防止する。
■ １５〜７５分：Ｇａ分子線源セルのシャッタを開き
、ノンドープのＧａＡｓ層１２を成長する。
、ノンドープのＧａＡｓ層１２を成長する。
■ ７５〜８２分：Ａ１及びＳｉ分子線源セルのシャッ
タを開いて、例えばＳｉを濃度Ｉ ＸＩＯ”ｃｍ−’に
ドープしたＡｌＧａＡｓ層１３を成長し、所要の時間が
経過すればＡＩ及びＧａ分子線源セルのシャッタを閉じ
て成長を止める。
タを開いて、例えばＳｉを濃度Ｉ ＸＩＯ”ｃｍ−’に
ドープしたＡｌＧａＡｓ層１３を成長し、所要の時間が
経過すればＡＩ及びＧａ分子線源セルのシャッタを閉じ
て成長を止める。
■ ８２〜１００分 Ｓｉ膜１４の堆積が始まるが、Ｓ
ｉ分子線源セルの温度Ｔ□を例えば１２６０℃まで昇温
しでその速度を高める。
ｉ分子線源セルの温度Ｔ□を例えば１２６０℃まで昇温
しでその速度を高める。
他方基板温度Ｔ、の降下を開始し、これが５００℃程度
に達したときにＡｓ分子線源セルのシャフタを閉じる。
に達したときにＡｓ分子線源セルのシャフタを閉じる。
本実施例では約１８分で単原子層のＳｔ膜膜種４形成さ
れ、Ｓｉ分子線源セルの温度Ｔ、！を復旧し、シャッタ
を閉じる。
れ、Ｓｉ分子線源セルの温度Ｔ、！を復旧し、シャッタ
を閉じる。
■ 基板温度Ｔ、が更に降下し、例えば１００℃程度と
なったときに基板を装置外に出す。
なったときに基板を装置外に出す。
上述の如き本発明の製造方法をＨＥ！ＭＴに適用した実
施例の模式側断面図を第４図に示す。
施例の模式側断面図を第４図に示す。
本実施例では前記実施例と同様に、ＭＢＢ装置内で半絶
縁性ＧａＡｓ基板１１上に、ノンドープのＧａＡｓ層１
２を厚さ例えば５００ｎｍに、Ｓｉを濃度２ ＸＩＯ”
ｃ＋ａ−’にドープしたＡｌＧａＡｓ層１３を厚さ例え
ば１１００ｎに成長し、その表面を数原子層のＳｉ膜１
４で保護する。
縁性ＧａＡｓ基板１１上に、ノンドープのＧａＡｓ層１
２を厚さ例えば５００ｎｍに、Ｓｉを濃度２ ＸＩＯ”
ｃ＋ａ−’にドープしたＡｌＧａＡｓ層１３を厚さ例え
ば１１００ｎに成長し、その表面を数原子層のＳｉ膜１
４で保護する。
なおこの半導体基体には２次元電子ガス１２ｅが形成さ
れている。
れている。
この半導体基体をＭＢＥ装置外に取り出し、先ずソース
・ドレイン電極１５を形成する。このオーミックコンタ
クト電極は、Ｓｉ膜工４上に例えば金ゲルマニウム（Ａ
ｕＧｅ）又は金シリコン（ＡｕＳｉ）と金（Ａｕ）等を
蒸着し、４５０℃、１分間程度の合金化熱処理を行う、
１５Ａはこの熱処理で形成された合金領域である。
・ドレイン電極１５を形成する。このオーミックコンタ
クト電極は、Ｓｉ膜工４上に例えば金ゲルマニウム（Ａ
ｕＧｅ）又は金シリコン（ＡｕＳｉ）と金（Ａｕ）等を
蒸着し、４５０℃、１分間程度の合金化熱処理を行う、
１５Ａはこの熱処理で形成された合金領域である。
次いでゲート電極１６を形成するが、本実施例では閾値
電圧を制御するためにＳｔ膜膜種４例えば塩素（ＣＩ）
系ドライエツチングによって除去し、例えばＡＩを用い
てこれを形成している。
電圧を制御するためにＳｔ膜膜種４例えば塩素（ＣＩ）
系ドライエツチングによって除去し、例えばＡＩを用い
てこれを形成している。
本実施例のソース・ドレイン電極１５のコンタクト抵抗
は１０−６Ωｃｍ−”程度の極めて低い値が得られてい
る。
は１０−６Ωｃｍ−”程度の極めて低い値が得られてい
る。
以上説明した如く本発明によれば、保護膜形成に従来例
の如き待ち時間が不必要であるのみならず基板温度の降
下時間の利用が可能で、成長した化合物半導体単結晶層
が充分に保護されて、ｎ型半導体層ではこの保護膜を除
去することなく良好なオーミックコンタクト電極が実現
されるために、化合物半導体装置の実用化の推進に大き
い効果が得られる。
の如き待ち時間が不必要であるのみならず基板温度の降
下時間の利用が可能で、成長した化合物半導体単結晶層
が充分に保護されて、ｎ型半導体層ではこの保護膜を除
去することなく良好なオーミックコンタクト電極が実現
されるために、化合物半導体装置の実用化の推進に大き
い効果が得られる。
第１図は本発明の模式図、
第２図はプロセスの実施例の模式図、
第３図はプロセスの実施例のタイムチャート、第４図は
ＨＥＭＴの実施例の模式側断面図、第５図は従来例の模
式図である。 図において、 １は基板、 ２はエピタキシャル成長した単結晶層、３及び１４はＳ
ｉ保護膜、 １１は半絶縁性ＧａＡｓ基板、 １２はノンドープのＧａＡｓ層、 １２ｅは２次元電子ガス、 １３はｎ型ＡｌＧａＡｓ層、 １５はソース・ドレイン電極、 １５Ａは合金領域、 １６はゲート電極を示す。 第 １ 図 第２ 図 ＨＥＨＴｔ）＊−ラｔ＋ｊｄつｊ壽１Ａ（９すｍｉｃゴ
浄 ４ 図 第 ３ 図 亮 ５２
ＨＥＭＴの実施例の模式側断面図、第５図は従来例の模
式図である。 図において、 １は基板、 ２はエピタキシャル成長した単結晶層、３及び１４はＳ
ｉ保護膜、 １１は半絶縁性ＧａＡｓ基板、 １２はノンドープのＧａＡｓ層、 １２ｅは２次元電子ガス、 １３はｎ型ＡｌＧａＡｓ層、 １５はソース・ドレイン電極、 １５Ａは合金領域、 １６はゲート電極を示す。 第 １ 図 第２ 図 ＨＥＨＴｔ）＊−ラｔ＋ｊｄつｊ壽１Ａ（９すｍｉｃゴ
浄 ４ 図 第 ３ 図 亮 ５２
Claims (1)
- 単結晶基板上に化合物半導体単結晶層を分子線エピタキ
シャル成長方法によって成長し、次いで当該成長装置内
で該単結晶層の表面をシリコン膜で被覆した後に、該基
板を該成長装置外に出すことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20708786A JPS6362313A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20708786A JPS6362313A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362313A true JPS6362313A (ja) | 1988-03-18 |
Family
ID=16533981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20708786A Pending JPS6362313A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362313A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7132338B2 (en) | 2003-10-10 | 2006-11-07 | Applied Materials, Inc. | Methods to fabricate MOSFET devices using selective deposition process |
| US7166528B2 (en) | 2003-10-10 | 2007-01-23 | Applied Materials, Inc. | Methods of selective deposition of heavily doped epitaxial SiGe |
| JP2009067476A (ja) * | 2008-12-26 | 2009-04-02 | Risu Pack Co Ltd | 薄肉部を有する包装用容器 |
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US8387557B2 (en) | 2005-06-21 | 2013-03-05 | Applied Materials | Method for forming silicon-containing materials during a photoexcitation deposition process |
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-
1986
- 1986-09-03 JP JP20708786A patent/JPS6362313A/ja active Pending
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