JPH02295127A - 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ - Google Patents

半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ

Info

Publication number
JPH02295127A
JPH02295127A JP1115099A JP11509989A JPH02295127A JP H02295127 A JPH02295127 A JP H02295127A JP 1115099 A JP1115099 A JP 1115099A JP 11509989 A JP11509989 A JP 11509989A JP H02295127 A JPH02295127 A JP H02295127A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
film
manufacturing
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1115099A
Other languages
English (en)
Other versions
JP2793837B2 (ja
Inventor
Kazuhiro Mochizuki
和浩 望月
Tomonori Tagami
知紀 田上
Chushiro Kusano
忠四郎 草野
Hiroshi Masuda
宏 増田
Katsuhiko Mitani
三谷　克彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP1115099A priority Critical patent/JP2793837B2/ja
Priority to US07/518,035 priority patent/US5017517A/en
Publication of JPH02295127A publication Critical patent/JPH02295127A/ja
Application granted granted Critical
Publication of JP2793837B2 publication Critical patent/JP2793837B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
    • H01L29/66318—Heterojunction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/005—Antimonides of gallium or indium
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/026—Deposition thru hole in mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/976—Temporary protective layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は．半導体装置の製造方法およびその方法により
作製されたヘテロ接合バイポーラトランジスタに係り、
特に、半導体物質を選択的にエピタキシャル成長する技
術に関する。
〔従来の技術〕
半導体装置の製造工程において、半導体物質のエピタキ
シャル成長を一時中断し、素子を作製するために必要な
製造工程を行ない．その後，再び半導体物質の成長を行
なう技術は、半導体装置製造上の自由度を増す意味で不
可欠である。しかし、再成長させるための種結晶となる
半導体層表面には不純物や、転位等の欠陥が存在するた
めに、再成長後の半導体層同志の界面特性は一般に悪く
なる． そこで、従来では、特開昭６２−４９６５９号公報に記
載のように、エピタキシャル成長させた半導体層の表面
に、砒化インジウム（　Ｉ　ｎ　Ａ　ｓ　）から成る表
面保護層を形成し、半導体物質の再成長時に砒化インジ
ウム層を除去する方法を用いていた． 〔発明が解決しようとする課題〕 上記従来技術は、砒化インジウム（ＩｎＡｓ）から成る
表面保護層を除去する場合、砒化インジウムの蒸発速度
が小さく，Ｉ２造効率の点について配慮がされておらず
，かつ、下地半導体物質の格子定数や熱膨張係数が砒化
インジウムの格子定数や熱膨張係数と異る場合，歪や転
位等が発生するという問題があった。
また、上記文献には、半導体層上に表面保護層を設け、
この表面保護層上に絶縁膜等の所定の膜を選択的に設け
、この所定の膜が設けられていない半導体層上の表面保
護層を選択的に除去し、半導体層上にさらに半導体層を
選択的にエピタキシャル成長させる技術は開示されてい
ない。
本発明の目的は、半導体物質の再成長を行なっても半導
体層同志の界面特性に優れ．性能のより優れた半導体装
置を製造する方法およびその方法により作製されたヘテ
ロ接合バイポーラトランジスタを提供することにある。
〔課題を解決するための手段〕
上記目的を達成するために、本発明は、半導体装置を単
結晶半導体層の再成長により製造する際に必要となる、
選択的エピタキシャル成長を対象とし，再成長界面特性
に優れた表面保護層を形成し、再成長直前に表面保護暦
を選択的に除去するものである。
表面保護層は、下地半導体物質を一様に覆うことができ
、通常の半導体物質成長装置に原料として供給可能で、
半導体成長層に混入しても電気的に不活性である物質が
適している。特に．　ｍ−ｖ族化合物半導体およびその
混晶からなる系に対しては、表面保ｙｓＭ用材料として
アンチモン（ｓｂ）が最適である。これは次の知見に基
いた結論である。分子線エビタキシー装置を用いて、砒
化ガリウム基板上に砒化ガリウムを６００℃で成長した
後、温度を１００℃に下げてアンチモンの分子線を照射
すると、電子線回折測定を行った結果からアモルファス
のアンチモンが堆積することがわかった。
しかも、アモルファスアンチモン層の表面は平坦で、一
原子層程度の精密さで膜厚の制御が可能だった。アモル
ファスアンチモンを５００人程度堆積し，昇温しながら
電子線回折測定を行なった結果、約４００℃でアンチモ
ン溜は多結晶に変化し，約５６０℃ですべて蒸発して、
清浄な砒化ガリウムの回折パターンが得られた。アンチ
モンが表面に残留していないことは、オージェ電子分光
により確認した。
すなわち，本発明の第↓の半導体装置の製造方法は、第
１の半導体層上に表面保護層を設ける工程と、上記表面
堡護層上に第１の膜を選択的に設ける工程と，上記第１
の膜が設けられていない上記第１の半導体層上の上記表
面保護暦を選択的に除去する工程と，上記表面保護層を
除去した上記第１の半導体層上に第２の半導体層を選択
的にエピタキシャル成長させる工程とを有することを特
徴とする。
上記表面保護層としては、例えばアンチモンおよびアン
チモンを主成分とする物質から成る層を用いる。
また、上記第１の膜としては、例えばＣａＦ２、ＳｒＦ
２、Ｂ　ａ　Ｆ２およびそれらの混晶、Ｓｉ○２、Ｓｉ
，Ｎ４、Ｗから成る膜を用いる。
また、本発明の第２の半導体装置の製造方法は，第１の
半導体層上にアンチモンおよびアンチモンを主成分とす
る物質から成る表面保護層を設ける工程と、所定の素子
作製用工程を経た後、上記第１の半導体層上の上記表面
保護層を除去する工程と、上記表面保護層を除去した上
記第１の半導体層上に第２の半導体層を選択的にエピタ
キシャル成長させる工程とを有することを特徴とする。
さらに、本発明では、上記の製造方法を用いてペテロ接
合バイポーラトランジスタを作製する。
〔作用〕
表面保護層を半導体物質上に堆積し．　ＭＡｍ膜または
金属膜を一部領域に形成した後、表面保護層を除去する
過程で、表面保護層は表面に露出した領域のみ選択的に
除去される。そのため、従来の半導体物質の連続成長で
は困難だった絶縁膜または金属膜の埋め込みが可能とな
るので、半導体装置の設計自由度が増し、半導体装置の
性能向上が実現できる。
また、アンチモンおよびアンチモンを主成分とする物質
の５６０℃付近での蒸発速度は大きく、下地半導体物質
に歪や欠陥を与える可能性が小さいため、従来技術によ
る砒化インジウムに比べて、半導体装置の製造効率、歩
留りが高く、界面特性に優れた半導体装置を提供するこ
とができる。
また、本発明の製造方法をヘテロ接合バイポーラトラン
ジスタにおいては、従来の製造方法では困難だった絶縁
物の埋め込みが可能なので、ペース・コレクタ間容量を
大幅に下げることができ、トランジスタ動作を超高速に
することができる、また、コレクタトップ型へテロ接合
バイボーラトランジスタでは、従来から問題とされてい
た電流増幅率の低下を防止し、顕著な性能向上を図るこ
とができる。
〔実施例〕
実施例　１ 第１図（ａ）〜（ｆ）は、本発明の第１の実施例のへテ
ロ接合バイボーラトランジスタのＨ？ｉ工程を示す概念
図である。
まず、半絶縁性ＧａＡｓ基板１上にＳｉを高濃度にドー
プしたｎ型ＧａＡｓＷＪ２（不純物濃度５ＸＩＯ”■−
３）を温度６　０　０　’Ｃ程度で分子線エビタキシー
法により膜厚５０００人形成し、成長温度を下げて１５
０℃以下でアモルファスＳｂ層３を膜厚最大１０００人
（ここでは５００人）堆積させる（第１図（ａ））。
その後、ＳｊＯ２膜４を膜厚３５００人堆積し、ホトリ
ソグラフィーおよびエッチングにより、ペテロ接合バイ
ボーラトランジスタの真性部分のＳ　ｉ　Ｏ２膜を除去
する（第１図（ｂ））。
次に、試料を有機金属気相成長装置へ入れ、５６０℃以
上で表面に露出しているｓｂ１５を蒸発させる。この際
、Ｓｉｎ，膜４下のｓｂ層３から、高ドープｎ型Ｇ　ａ
　Ａ　ｓ暦２またはＳｉ○２膜４へ拡散するｓｂ原子が
存在するが、ｓｂは■族元素なので電気的に不活性であ
り，問題は生じない。
次に、ｎ型ドープＧａＡｓ層５（Ｓｉ不純物濃度５Ｘ１
０”（！ｌ’″３）を．ＳｉＯ２膜４を除去した領域に
のみ選択的にエピタキシャル成長させる（第１図（Ｃ）
）。
その後、選択性を有しない通常のエピタキシャル成長を
、高ドーブＰ型ＡＱウＧａよーＸＡＳ６（Ｘは層中で変
化させる。膜厚５００人、Ｂｅ不純物痕度２　Ｘ　１０
”ｃｎ−３）　，　ｎ型１−−プＡ　Ｑ０，，Ｇ　ａｏ
，，Ａ　ｓ　７　（膜厚１５００人）、高ドープｎ型Ｇ
ａＡｓ８　（膜厚２０００人）の各層について、同一有
機金属気相成長装置で行なう。ここで再びｓｂ膜を堆積
し、分子線エビタキシー装置へ試料を移し，Ｓｂ膜を除
去して再成長を行なってもよい。どちらの方法でも、Ｓ
ｉＯＪｊＪ４上には多結晶半導体層が形成されるが、Ｃ
ａＦ２、ＳｒＦ２、Ｂ　ａ　Ｆ，およびそれらの混晶を
用いれば、絶縁膜上への単結晶半導体層が形成できる（
第１図（ｄ））。
？に、ホトリソグラフィーおよびエッチングにより、高
ドープｐ型多結晶Ａ　Ｑ　ｘ　Ｇ　ａ　１−１１　Ａ　
８層９の表面およびコレクタ電極領域のｓｂ層３の表面
を露出させる（第１図（ｅ））． 次に、Ｓｉｎ，膜の側壁１２を形成し、コレクタ電極形
成領域の凹部のｓｂ膜３を除去した後，高ドープｎ型Ｇ
ａＡｓｌ３を膜厚４５００人選択成長する。凹部の埋め
込みは、Ｗ等の金属を用いてもよい。最後に，エミッタ
、ベース，コレクタの各電極１４、ｌ５、ｌ６を形成す
る（第１図（　ｆ　））．なお、本実施例ではエミッタ
として Ａ　Ｑ０．，Ｇ　ａ０，７Ａ　ｓ層を用いているが、混
晶組成比はこの通りでなくてもよい。絶縁膜４としては
ＳｉＯ■以外にも，例えばＳｉ，Ｎ．も用いることがで
きる．また、Ｇ　ａ　Ａ　ｓ　／　Ａ　Ｑ　Ｇ　ａ　Ａ
　ｓ以外の材料のへテロ接合に適用できるのは勿論であ
る．本実施例によれば、従来の製造方法では困難だった
絶縁物の埋め込みが可能となり、ベース・コレクタ間容
量が大幅に下げられるため、超高速へテロ接合バイポー
ラトランジスタが実現できる。
また，ｎ型ドープＧ　ａ　Ａ　ｓ　ｆｆＪ　５とｎ型ド
ープＡＱ６．３Ｇａ＠，７Ａｓ層７とを入れ換えたコレ
クタトップ型へテロ接合バイポーラトランジスタでは、
従来から問題とされていた電流増幅率の低下は観察され
ず、性能向上がより顕著となる．実施例　２ 第２図（ａ）〜（ｅ）は、本発明の第２の実施例の超薄
膜ベースへテロ接合バイポーラトランジスタの製造工程
を示す概念図である。
半絶縁性Ｇ　ａ　Ａ　ｓ基板１上に、高ドープｎ型Ｇａ
Ａｓ層２、ｎ型ドープＧａＡｓ層５、および膜厚５００
人以下、ここでは２００人の超薄膜ｐ型Ａ　Ｑ　ｘＧ　
ａ　１−ｍＡ　ｓ層（ＣあるいはＢｅ不純物濃度Ｉ　Ｘ
ＩＯ”ｅｌｌ−’）　１　７を，６００℃程度で分子線
エビタキシー法により成長し、成長温度を下げてｓｂ膜
３を堆積する（第２図（ａ））．ＳｉＯ２膜４を堆積し
，ホトリソグラフィーとエッチングにより、トランジス
タの真性領域のＳｉＯ２膜を除去し、ｓｂ膜表面を露出
させる（第２図（ｂ））。
有機金属気相成長装置内で、５６０℃程度で露出してい
る領域のｓｂ膜を蒸発させ、ｎ型ドープＡ　Ｑ０，，Ｇ
　ａ，，，Ａ　ｓ層７、高ドープｎ型ＧａＡｓ層８を選
択的にエピタキシャル成長する（第２図（Ｃ））。コレ
クタ電極形成領域のＳ　ｉ　Ｏ，膜を，ホトリソグラフ
ィーとエッチングにより除去し、当該領域のｓｂ膜表面
を露出させる（第２図（ｄ））。
昇温により当該領域のｓｂ膜を蒸発させ，さらに当該領
域の高ドープＰ型ＡＱｘＧａ１−ｘＡｓ層、ｎ型ドープ
ＧａＡｓ層をエッチングにより除去する。
次に，ベース電極形成領域のＳ　ｉ　Ｏ，膜を除去し、
昇温により当該領域のｓｂ膜を蒸発させる。最後に、エ
ミッタ、ベース、コレクタの各電極１４、１５、１６を
形成する（第２図（ｅ））。
本実施例によれば，外部ベース領域の高ドープｐ型ＡＲ
ｘＧａ１−ｘＡｓ層表面を確実に露出して，ベース電極
を形成できるため、従来のエッチングにより外部ベース
領域の表面を出す方法に比較して、再現性にすぐれ，エ
ッチングのしすぎによる外部ベース抵抗の増大の心配が
ないので、ベースを超薄膜化できる。また、実施例１に
示した絶縁膜を埋め込む方法と組み合わせることにより
、より高速で動作する、優れた特性のへテロ接合バイポ
ーラトランジスタを作製することができる．実施例　３ 第３図（ａ）〜（ｄ）は、本発明の第３の実施例の電界
効果トランジスタの製造工程を示す概念図である． 半絶縁性ＧａＡｓ基板１上にｎ型ドープＧ　ａ　Ａ　ｓ
層５をエピタキシャル成長した後に、ｓｂ膜３を堆積す
る。Ｓｉ０２膜４堆積した後、ホトリソグラフィーとエ
ッチングにより、ソースおよびドレイン形成領域のＳｉ
ｎ，膜を除去する（第２図（．）　’）　．有機金属気
相成長装置内で、昇温により当該領域のｓｂ膜を蒸発さ
せ、高ドーにより形成する（第２図（ｂ））．ベース電
極形成領域のＳ　ｉ　Ｏ，膜を除去した後、Ｓ　ｉ　Ｏ
，膜の側壁を形成し、側壁下のｓｂ膜も含めて蒸発させ
る（第２図（ｃ））．Ｓｂ膜厚５００人の時、側壁の膜
厚が２０００人程度以下ならば、側壁下のｓｂ膜の除去
は可能で、ソースまたはドレイン領域とゲ÷ト電極の短
絡の心配はない。最後に、ゲート，ソース、トレインの
各電極１８，１９、２ｏを形成する。
本実施例によれば、選択的エピタキシャル成長を用いて
作製する電界効果トランジスタにおいて問題となる、チ
ャネルを形成するｎ型ドープＧ　ａ　Ａ　ｓ　，１１９
５とソース・ドレイン領域を形成する高ドープｎ型Ｇａ
Ａｓ層８との界面の特性を向上でき、優れた特性の電界
効果トランジスタを製造できる。
実施例　４ 第４図（ａ）〜（ｄ）は、本発明の第４の実施例の透過
ベーストランジスタの製造工程を示す概念図である。
高ドープｎ型ＧａＡｓ基板２２上に、高ドープｎ型Ｇａ
Ａｓ層２（膜厚５０００人）、ｎ型ドープＧａＡｓ層５
（膜厚１０００人）を６００”Ｃ程度で、分子線エピタ
キシャル成長し、成長温度を１５０’Ｃ以下に下げてｓ
ｂ膜３（膜厚５００人）を堆積後、Ｗ膜２３（膜厚１０
００λ）を堆積する（第４図（ａ））。
その後、Ｗ膜のベース電極としての加工を行なう（第４
図（ｂ））。Ｗ膜が除去された領域のｓｂ膜を、有機金
属気相成長装置内で昇温により除去し、ｎ型ドープＧ　
ａ　Ａ　ｓ　ｍ　５をＷベース電極を埋め込む形で成長
し，高ドープｎ型Ｑ　ａ　Ａ　ｓ層８（膜厚２０００人
）を続けて形成する（第４図（Ｃ））。
最後に、エミッタ、コレクタの各電極１４、１６を作製
する（第４図（ｄ））。Ｗベース’ａｗＡ下にｓｂ膜が
残るが，透過ベーストランジスタとしての動作には影響
を与えない。なお、本実施例ではベース電極としてＷを
用いているが、他の金属膜を用いてもよいのは勿論であ
る。
本実施例によれば、Ｗベース電極埋め込みに伴うＧａＡ
ｓの再成長界面の特性が、ｓｂ膜のない従来の方法に比
べて大幅に向上するため、より優れた特性の透過ベース
トランジスタを製造することができる． 〔発明の効果〕 以上説明したように、本発明では、半導体物質を再成艮
させる場合に用いる表面保護層を選択的に除去できるの
で、従来の半導体物質の連続成長では困難だった絶縁膜
または金属膜等の埋め込みが可能となるため．半導体装
置の設計自由度が増し、半導体装置の性能を向上させる
効果がある。
また、アンチモンを主成分とする表面保護層は、蒸発速
度が大きく，下地半導体物質に歪や欠陥を与えないため
、半導体物質の再成長を行なっても、半導体装置の製造
効率、歩留りが高く、界面特性に優れた半導体装置が製
造できる効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は、本発明の第１の実施例のへテ
ロ接合バイポーラトランジスタの製造工程を示す概念図
、第２図（ａ）〜（ｅ）は、本発明の第２の実施例の超
薄膜ベースへテロ接合バイポーラトランジスタの製造工
程を示す概念図、第３図（ａ）〜（ｄ）は，本発明の第
３の実施例の電界効果トランジスタの製造工程を示す概
念図、第４図（．）〜（ｄ）は，本発明の第４の実施例
の透過ベーストランジスタの製造工程を示す概念図であ
る。 １・・・半絶縁性ＧａＡｓ基板 ２・・・高ドープｎ型Ｇ　ａ　Ａ　ｓ　Ｍ３・・・ｓｂ
ｌ ４・・・Ｓｉｎ２膜 ５　−　ｎ型ドープＧａＡｓ／１ ６・・・高ドープＰ型Ａ　Ｑ　ｘ　Ｇ　ａ　，−ｘ　Ａ
　ｓ層７　−　ｎ型ドープＡ　Ｑ　６　，　３　Ｇ　ａ
　ｏ　．　７　Ａ　ｓ　／Ｆｆ１４・・・エミッタ電極 ｌ５・・・ベース電極 １６・・・コレクタ電極 ２３・・・Ｗ膜

Claims (1)

  1. 【特許請求の範囲】 １、第１の半導体層上に表面保護層を設ける工程と、上
    記表面保護層上に第１の膜を選択的に設ける工程と、上
    記第１の膜が設けられていない上記第１の半導体層上の
    上記表面保護層を選択的に除去する工程と、上記表面保
    護層を除去した上記第１の半導体層上に第２の半導体層
    を選択的にエピタキシャル成長させる工程とを有するこ
    とを特徴とする半導体装置の製造方法。 ２、上記表面保護層として、アンチモンおよびアンチモ
    ンを主成分とする物質から成る層を用いることを特徴と
    する請求項１記載の半導体装置の製造方法。 ３、上記第１の膜として、ＣａＦ＿２、ＳｒＦ＿２、Ｂ
    ａＦ＿２およびそれらの混晶、ＳｉＯ＿２、Ｓｉ＿３Ｎ
    ＿４、Ｗから成る膜を用いることを特徴とする請求項１
    記載の半導体装置の製造方法。 ４、第１の半導体層上にアンチモンおよびアンチモンを
    主成分とする物質から成る表面保護層を設ける工程と、
    所定の素子作製用工程を経た後、上記第１の半導体層上
    の上記表面保護層を除去する工程と、上記表面保護層を
    除去した上記第１の半導体層上に第２の半導体層を選択
    的にエピタキシャル成長させる工程とを有することを特
    徴とする半導体装置の製造方法。 ５、半導体または絶縁体基板上に設けられた第１導電型
    のコレクタ層またはエミッタ層と、上記コレクタ層また
    はエミッタ層の上に設けられた上記第１導電型と反対導
    電型の第２導電型のベース層と、上記基板上に設けられ
    た絶縁層上で、かつ上記ベース層の両側に設けられた電
    極引出用の外部ベース層と、上記ベース層上に設けられ
    た第１導電型のエミッタ層またはコレクタ層とを具備し
    、上記エミッタ層またはコレクタ層の少なくとも一方の
    半導体材料または組成が上記ベース層の半導体材料また
    は組成と異なることを特徴とする請求項１、２、３また
    は４記載の製造方法を用いて作製されたヘテロ接合バイ
    ポーラトランジスタ。
JP1115099A 1989-05-10 1989-05-10 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ Expired - Fee Related JP2793837B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP1115099A JP2793837B2 (ja) 1989-05-10 1989-05-10 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ
US07/518,035 US5017517A (en) 1989-05-10 1990-05-02 Method of fabricating semiconductor device using an Sb protection layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1115099A JP2793837B2 (ja) 1989-05-10 1989-05-10 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ

Publications (2)

Publication Number Publication Date
JPH02295127A true JPH02295127A (ja) 1990-12-06
JP2793837B2 JP2793837B2 (ja) 1998-09-03

Family

ID=14654193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1115099A Expired - Fee Related JP2793837B2 (ja) 1989-05-10 1989-05-10 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ

Country Status (2)

Country Link
US (1) US5017517A (ja)
JP (1) JP2793837B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867105B2 (en) * 2000-02-08 2005-03-15 Infineon Technologies Ag Bipolar transistor and method of fabricating a bipolar transistor

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171697A (en) * 1991-06-28 1992-12-15 Texas Instruments Incorporated Method of forming multiple layer collector structure for bipolar transistors
JPH06104273A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 半導体装置
US5610086A (en) * 1995-06-06 1997-03-11 Hughes Aircraft Company Method of making an AlPSb/InP single heterojunction bipolar transistor on InP substrate for high-speed, high-power applications
US6242327B1 (en) * 1997-09-19 2001-06-05 Fujitsu Limited Compound semiconductor device having a reduced source resistance
JP4661088B2 (ja) * 2004-06-01 2011-03-30 住友化学株式会社 ｐｎ接合を有する化合物半導体基板の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63248168A (ja) * 1987-04-02 1988-10-14 Nec Corp ヘテロ接合バイポ−ラトランジスタおよびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3760492A (en) * 1969-05-22 1973-09-25 S Middelhoek Procedure for making semiconductor devices of small dimensions
US4207122A (en) * 1978-01-11 1980-06-10 International Standard Electric Corporation Infra-red light emissive devices
JPS592175B2 (ja) * 1978-07-28 1984-01-17 株式会社東芝 半導体装置
JPS59186368A (ja) * 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS61164262A (ja) * 1985-01-17 1986-07-24 Toshiba Corp 半導体装置
JPS61220463A (ja) * 1985-03-27 1986-09-30 Hitachi Ltd バイポ−ラ・トランジスタおよびその製造方法
US4703554A (en) * 1985-04-04 1987-11-03 Texas Instruments Incorporated Technique for fabricating a sidewall base contact with extrinsic base-on-insulator
US4745085A (en) * 1985-04-08 1988-05-17 Siemens Corporate Research & Support, Inc. Method of making I2 L heterostructure bipolar transistors
JPS6249659A (ja) * 1985-08-29 1987-03-04 Matsushita Electric Ind Co Ltd ヘテロ接合バイポ−ラトランジスタおよびその製造方法
US4663831A (en) * 1985-10-08 1987-05-12 Motorola, Inc. Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers
US4728624A (en) * 1985-10-31 1988-03-01 International Business Machines Corporation Selective epitaxial growth structure and isolation
JPH0797589B2 (ja) * 1986-06-26 1995-10-18 ソニー株式会社 ヘテロ接合型バイポ−ラトランジスタの製造方法
JPH0744183B2 (ja) * 1987-03-04 1995-05-15 日本電信電話株式会社 半導体装置の製造方法
JPS63255914A (ja) * 1987-04-13 1988-10-24 Oki Electric Ind Co Ltd 半導体集積回路の製造方法
US4851362A (en) * 1987-08-25 1989-07-25 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device
US4829016A (en) * 1987-10-19 1989-05-09 Purdue Research Foundation Bipolar transistor by selective and lateral epitaxial overgrowth

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63248168A (ja) * 1987-04-02 1988-10-14 Nec Corp ヘテロ接合バイポ−ラトランジスタおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867105B2 (en) * 2000-02-08 2005-03-15 Infineon Technologies Ag Bipolar transistor and method of fabricating a bipolar transistor
US7135757B2 (en) 2000-02-08 2006-11-14 Infineon Technologies Ag Bipolar transistor

Also Published As

Publication number Publication date
JP2793837B2 (ja) 1998-09-03
US5017517A (en) 1991-05-21

Similar Documents

Publication Publication Date Title
US5659188A (en) Capped anneal
EP0447327B1 (en) Heterostructure semiconductor device
US5948161A (en) Method of fabricating a semiconductor device and method of cleaning a crystalline semiconductor surface
US4500388A (en) Method for forming monocrystalline semiconductor film on insulating film
US4914053A (en) Heteroepitaxial selective-area growth through insulator windows
US5834362A (en) Method of making a device having a heteroepitaxial substrate
JPH02295127A (ja) 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ
JPS6362313A (ja) 半導体装置の製造方法
JP3438116B2 (ja) 化合物半導体装置及びその製造方法
JPH05259077A (ja) 半導体装置及びその製造方法
US6188090B1 (en) Semiconductor device having a heteroepitaxial substrate
JP3487393B2 (ja) ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法
JPH11233440A (ja) 半導体装置
JPH0645249A (ja) ＧａＡｓ層の成長方法
JP2555885B2 (ja) ゲルマニウム・砒化ガリウム接合の製造方法
WO2023288004A2 (en) Method of fabricating least defective non-planar bipolar heterostructure transistors
JPS59228715A (ja) 選択的エピタキシヤル成長方法
JPH03188619A (ja) 異種基板上への３―５族化合物半導体のヘテロエピタキシャル成長法
JPS62219614A (ja) 化合物半導体の成長方法
JPS61145823A (ja) 分子線エピタキシ成長法
JPH0360173B2 (ja)
JPS63148616A (ja) 半導体装置の製造方法
JP2646973B2 (ja) 半導体結晶表面の形成方法
JPH08162414A (ja) 半導体装置
JPH08153683A (ja) シリコン基板上化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees