JPH08153683A - シリコン基板上化合物半導体装置及びその製造方法 - Google Patents
シリコン基板上化合物半導体装置及びその製造方法Info
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- JPH08153683A JPH08153683A JP29607594A JP29607594A JPH08153683A JP H08153683 A JPH08153683 A JP H08153683A JP 29607594 A JP29607594 A JP 29607594A JP 29607594 A JP29607594 A JP 29607594A JP H08153683 A JPH08153683 A JP H08153683A
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Abstract
(57)【要約】
【目的】 シリコン基板上化合物半導体装置及びその製
造方法に関し、ＳｉＯ2膜除去工程において、シリコン
基板表面に表面低抵抗層が形成されることを防止する。 【構成】 シリコン基板１を酸素を除くＶＩ族元素を含
むガス雰囲気３中でアニール処理して、シリコン基板１
表面のＳｉＯ2 膜２を蒸発させて除去したのち、シリコ
ン基板１上にＧａを含むIII-Ｖ族化合物半導体層６，７
をエピタキシャル成長させる。
造方法に関し、ＳｉＯ2膜除去工程において、シリコン
基板表面に表面低抵抗層が形成されることを防止する。 【構成】 シリコン基板１を酸素を除くＶＩ族元素を含
むガス雰囲気３中でアニール処理して、シリコン基板１
表面のＳｉＯ2 膜２を蒸発させて除去したのち、シリコ
ン基板１上にＧａを含むIII-Ｖ族化合物半導体層６，７
をエピタキシャル成長させる。
Description
【０００１】
【産業上の利用分野】本発明はシリコン基板上化合物半
導体装置及びその製造方法に関するものであり、特に、
低価格化のために化合物半導体装置の成長基板として用
いるシリコン基板表面の低抵抗化を防いだシリコン基板
上化合物半導体装置及びその製造方法に関するものであ
る。
導体装置及びその製造方法に関するものであり、特に、
低価格化のために化合物半導体装置の成長基板として用
いるシリコン基板表面の低抵抗化を防いだシリコン基板
上化合物半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、シリコンデバイスに代わる高速半
導体装置、光半導体装置、或いは、機能デバイスとして
ＧａＡｓ等のIII-Ｖ族化合物半導体を中心とした化合物
半導体装置が用いられているが、シリコンデバイスと比
べて、基板コストが高い等の欠点があった。
導体装置、光半導体装置、或いは、機能デバイスとして
ＧａＡｓ等のIII-Ｖ族化合物半導体を中心とした化合物
半導体装置が用いられているが、シリコンデバイスと比
べて、基板コストが高い等の欠点があった。
【０００３】この欠点を改善するために、化合物半導体
装置の成長基板として、能動領域を構成する化合物半導
体層と略格子整合するＧａＡｓ基板やＩｎＰ基板等の化
合物半導体基板を用いる代わりに、安価なシリコン基板
を用いることも古くから提案されている。
装置の成長基板として、能動領域を構成する化合物半導
体層と略格子整合するＧａＡｓ基板やＩｎＰ基板等の化
合物半導体基板を用いる代わりに、安価なシリコン基板
を用いることも古くから提案されている。
【０００４】提案されているように、成長基板としてシ
リコン基板を用いた場合には、ＧａＡｓ等の化合物半導
体層をエピタキシャル成長させる前に、シリコン基板表
面に形成されている自然酸化膜であるＳｉＯ2 膜を除去
する必要があり、そのためにエピタキシャル成長前にシ
リコン基板を９００〜１０００℃の温度でアニール処理
して、シリコン基板表面のＳｉＯ2 膜を蒸発させて除去
していた。
リコン基板を用いた場合には、ＧａＡｓ等の化合物半導
体層をエピタキシャル成長させる前に、シリコン基板表
面に形成されている自然酸化膜であるＳｉＯ2 膜を除去
する必要があり、そのためにエピタキシャル成長前にシ
リコン基板を９００〜１０００℃の温度でアニール処理
して、シリコン基板表面のＳｉＯ2 膜を蒸発させて除去
していた。
【０００５】そして、通常は同じエピタキシャル成長装
置を用いて何回も連続的に成長を行なうので、エピタキ
シャル成長工程前のＳｉＯ2 膜除去のためのアニール処
理工程において、前のエピタキシャル成長工程の際にエ
ピタキシャル成長装置内壁に付着したＧａＡｓ等の化合
物半導体が分解してシリコン基板表面にＧａが付着する
ことになる。
置を用いて何回も連続的に成長を行なうので、エピタキ
シャル成長工程前のＳｉＯ2 膜除去のためのアニール処
理工程において、前のエピタキシャル成長工程の際にエ
ピタキシャル成長装置内壁に付着したＧａＡｓ等の化合
物半導体が分解してシリコン基板表面にＧａが付着する
ことになる。
【０００６】そして、シリコン基板表面にＧａが付着し
た状態でＧａＡｓ層をエピタキシャル成長させた場合に
は、図４に示すように、逆位相領域（Ａｎｔｉｐｈａｓ
ｅｄＤｏｍａｉｎ：ＡＰＤ）が形成されて結晶性が悪く
なるという問題が生ずる。
た状態でＧａＡｓ層をエピタキシャル成長させた場合に
は、図４に示すように、逆位相領域（Ａｎｔｉｐｈａｓ
ｅｄＤｏｍａｉｎ：ＡＰＤ）が形成されて結晶性が悪く
なるという問題が生ずる。
【０００７】図４（ａ）参照 通常のシリコン基板表面は、格子定数ａ0 の１／４倍の
段差（ａｔｏｍｉｃｓｔｅｐ）が存在しているが、熱処
理をすることによって図４（ａ）に示すように格子定数
ａ0 の１／２倍の段差となり、この上にＧａＡｓ層をエ
ピタキシャル成長させた場合には、シリコン基板表面に
おいて先ずＡｓ原子がＳｉと結合し、次いで、ＧａがＡ
ｓと結合するように付着して、段差の上側面に成長した
ＧａＡｓ層のＡｓの配列レベル及びＧａの配列レベルと
段差の下側面に成長したＧａＡｓ層のＡｓの配列レベル
及びＧａの配列レベルとが互いに整合し、原子配列の位
相の揃ったシングルドメイン構造の結晶が得られる。
段差（ａｔｏｍｉｃｓｔｅｐ）が存在しているが、熱処
理をすることによって図４（ａ）に示すように格子定数
ａ0 の１／２倍の段差となり、この上にＧａＡｓ層をエ
ピタキシャル成長させた場合には、シリコン基板表面に
おいて先ずＡｓ原子がＳｉと結合し、次いで、ＧａがＡ
ｓと結合するように付着して、段差の上側面に成長した
ＧａＡｓ層のＡｓの配列レベル及びＧａの配列レベルと
段差の下側面に成長したＧａＡｓ層のＡｓの配列レベル
及びＧａの配列レベルとが互いに整合し、原子配列の位
相の揃ったシングルドメイン構造の結晶が得られる。
【０００８】図４（ｂ）参照 しかし、格子定数ａ0 の１／２倍の段差構造を有する熱
処理を施したシリコン基板表面に成長装置内で分解した
Ｇａが部分的に付着した場合には、Ｇａが付着して結合
した領域Ａ，Ｃにおいては、Ｇａの上にＡｓが結合し、
それ以外の領域Ｂ，ＤではＳｉに直接Ａｓが付着し、次
いで、このＡｓとＧａとが結合することになるので、Ｇ
ａＡｓ層のＡｓの配列レベル及びＧａの配列レベルとが
部分的に互いにずれた状態となり、図において破線で示
す逆位相境界（Ａｎｔｉｐｈａｓｅ ｂｏｕｎｄａｒ
ｙ）を境にして、原子配列の位相がずれた逆位相領域構
造が形成される。
処理を施したシリコン基板表面に成長装置内で分解した
Ｇａが部分的に付着した場合には、Ｇａが付着して結合
した領域Ａ，Ｃにおいては、Ｇａの上にＡｓが結合し、
それ以外の領域Ｂ，ＤではＳｉに直接Ａｓが付着し、次
いで、このＡｓとＧａとが結合することになるので、Ｇ
ａＡｓ層のＡｓの配列レベル及びＧａの配列レベルとが
部分的に互いにずれた状態となり、図において破線で示
す逆位相境界（Ａｎｔｉｐｈａｓｅ ｂｏｕｎｄａｒ
ｙ）を境にして、原子配列の位相がずれた逆位相領域構
造が形成される。
【０００９】したがって、従来においては、この様な逆
位相領域の発生を防止するために、ＡｓＨ3 等のガスを
流しながらＳｉＯ2 除去のためのアニール処理を行なっ
て、エピタキシャル成長装置の内壁に付着したＧａＡｓ
の分解を抑制していた。ここで、従来におけるシリコン
基板上にＧａＡｓ層をエピタキシャル成長させる場合に
ついて、図５を参照して説明する。
位相領域の発生を防止するために、ＡｓＨ3 等のガスを
流しながらＳｉＯ2 除去のためのアニール処理を行なっ
て、エピタキシャル成長装置の内壁に付着したＧａＡｓ
の分解を抑制していた。ここで、従来におけるシリコン
基板上にＧａＡｓ層をエピタキシャル成長させる場合に
ついて、図５を参照して説明する。
【００１０】図５（ａ）参照 エピタキシャル成長装置（図示せず）内に５０ｓｃｃｍ
のＡｓＨ3 及び２００００ｓｃｃｍのＨ2 キャリアガス
を流した５０ＴｏｒｒのＡｓＨ3 雰囲気２３中で、不純
物濃度が１０12ｃｍ-3程度で抵抗が４０ｋΩ／□のシリ
コン基板２１を１０００℃の温度においてアニール処理
して、シリコン基板２１表面のＳｉＯ2膜からなる自然
酸化膜２２を蒸発させて除去する。
のＡｓＨ3 及び２００００ｓｃｃｍのＨ2 キャリアガス
を流した５０ＴｏｒｒのＡｓＨ3 雰囲気２３中で、不純
物濃度が１０12ｃｍ-3程度で抵抗が４０ｋΩ／□のシリ
コン基板２１を１０００℃の温度においてアニール処理
して、シリコン基板２１表面のＳｉＯ2膜からなる自然
酸化膜２２を蒸発させて除去する。
【００１１】図５（ｂ）及び（ｃ）参照 次いで、ＭＯＶＰＥ法を用いてＧａＡｓ成長ガス雰囲気
２５中で厚さ２．０μｍでアンドープのｉ型ＧａＡｓバ
ッファ層２６及び厚さ０．２μｍで２．６×１０17ｃｍ
-3の不純物濃度のｎ型ＧａＡｓ層２７を連続して成長さ
せる。
２５中で厚さ２．０μｍでアンドープのｉ型ＧａＡｓバ
ッファ層２６及び厚さ０．２μｍで２．６×１０17ｃｍ
-3の不純物濃度のｎ型ＧａＡｓ層２７を連続して成長さ
せる。
【００１２】図５（ｄ）参照 次いで、ｎ型ＧａＡｓ層２７にＳｉ等のｎ型不純物をイ
オン注入したのち活性化処理することによって、ｎ+ 型
ソース・ドレイン領域（図示せず）を形成し、次いで、
ソース・ドレイン領域上にはＡｕ・Ｇｅ／Ａｕからなる
ソース・ドレイン電極２９を設け、ソース・ドレイン領
域の間にはＡｌからなるショットキーバリアゲート電極
２８を設けて、シリコン基板２１にＧａＡｓＭＥＳＦＥ
Ｔを形成する。
オン注入したのち活性化処理することによって、ｎ+ 型
ソース・ドレイン領域（図示せず）を形成し、次いで、
ソース・ドレイン領域上にはＡｕ・Ｇｅ／Ａｕからなる
ソース・ドレイン電極２９を設け、ソース・ドレイン領
域の間にはＡｌからなるショットキーバリアゲート電極
２８を設けて、シリコン基板２１にＧａＡｓＭＥＳＦＥ
Ｔを形成する。
【００１３】
【発明が解決しようとする課題】しかしながら、図５に
示した従来の製造方法では、得られたＭＥＳＦＥＴにお
いて、高いゲート電圧を印加してもドレイン電流を完全
に０にできない、即ち、ピンチオフが生じないという問
題が生じる。この様子を図５及び図６を参照して説明す
る。
示した従来の製造方法では、得られたＭＥＳＦＥＴにお
いて、高いゲート電圧を印加してもドレイン電流を完全
に０にできない、即ち、ピンチオフが生じないという問
題が生じる。この様子を図５及び図６を参照して説明す
る。
【００１４】図５（ｂ）参照 従来の製造方法を採用した場合には、図５（ｂ）に示す
ようにＳｉＯ2 除去のためのアニール処理工程におい
て、雰囲気ガスであるＡｓＨ3 のＡｓがシリコン基板表
面に拡散して、不可避的にシリコン基板表面にｎ型の表
面低抵抗層２４が形成される。ホール測定の結果、この
ｎ型の表面低抵抗層２４のシート電子密度は８．２３×
１０13ｃｍ-2であり、そのシート抵抗は３００Ω／□で
あった。
ようにＳｉＯ2 除去のためのアニール処理工程におい
て、雰囲気ガスであるＡｓＨ3 のＡｓがシリコン基板表
面に拡散して、不可避的にシリコン基板表面にｎ型の表
面低抵抗層２４が形成される。ホール測定の結果、この
ｎ型の表面低抵抗層２４のシート電子密度は８．２３×
１０13ｃｍ-2であり、そのシート抵抗は３００Ω／□で
あった。
【００１５】図６参照 図６は、図５（ｄ）に示したＧａＡｓＭＥＳＦＥＴの電
流−電圧特性を測定したものであり、ゲート電圧を０Ｖ
から１Ｖ刻みで変化させた場合のドレイン電流（ＩDS）
とドレイン電圧（ＶD ）との関係を示す電流−電圧特性
図である。図から明らかなように、−５Ｖ以上のゲート
電圧を印加した場合にも、電流は完全に０にはならず、
したがって、ピンチオフは生じていない。なお、図にお
いては、ＶG ＝−５Ｖまでしか示していないが、ゲート
電圧をこれ以上高めても特性曲線はほとんど変わらない
ので、線が重複するためである。このようにピンチオフ
が生じない理由は、シリコン基板表面に形成されたｎ型
の表面低抵抗層を介してリーク電流が流れるためと考え
られる。
流−電圧特性を測定したものであり、ゲート電圧を０Ｖ
から１Ｖ刻みで変化させた場合のドレイン電流（ＩDS）
とドレイン電圧（ＶD ）との関係を示す電流−電圧特性
図である。図から明らかなように、−５Ｖ以上のゲート
電圧を印加した場合にも、電流は完全に０にはならず、
したがって、ピンチオフは生じていない。なお、図にお
いては、ＶG ＝−５Ｖまでしか示していないが、ゲート
電圧をこれ以上高めても特性曲線はほとんど変わらない
ので、線が重複するためである。このようにピンチオフ
が生じない理由は、シリコン基板表面に形成されたｎ型
の表面低抵抗層を介してリーク電流が流れるためと考え
られる。
【００１６】したがって、本発明は、化合物半導体成長
用のシリコン基板表面のＳｉＯ2 からなる自然酸化膜を
除去するアニール処理工程において、シリコン基板表面
に表面低抵抗層が形成されることを防止することを目的
とする。
用のシリコン基板表面のＳｉＯ2 からなる自然酸化膜を
除去するアニール処理工程において、シリコン基板表面
に表面低抵抗層が形成されることを防止することを目的
とする。
【００１７】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、図１を参照して本発明における課題
を解決するための手段を説明する。図１（ａ）参照 先ず、シリコン基板１を酸素を除くＶＩ族元素を含むガ
ス雰囲気３中でアニール処理して、シリコン基板１表面
のＳｉＯ2 膜からなる自然酸化膜２を蒸発させて除去す
る。
成の説明図であり、図１を参照して本発明における課題
を解決するための手段を説明する。図１（ａ）参照 先ず、シリコン基板１を酸素を除くＶＩ族元素を含むガ
ス雰囲気３中でアニール処理して、シリコン基板１表面
のＳｉＯ2 膜からなる自然酸化膜２を蒸発させて除去す
る。
【００１８】図１（ｂ）及び（ｃ）参照 次いで、ＭＯＶＰＥ法を用いてエピタキシャル成長ガス
雰囲気５中でＧａを含むIII-Ｖ族化合物半導体バッファ
層６及びＧａを含むIII-Ｖ族化合物半導体能動層７を連
続して成長させる。この際に、シリコン基板１表面に薄
いＧａを含むIII-ＶＩ族化合物半導体層４が形成され
る。
雰囲気５中でＧａを含むIII-Ｖ族化合物半導体バッファ
層６及びＧａを含むIII-Ｖ族化合物半導体能動層７を連
続して成長させる。この際に、シリコン基板１表面に薄
いＧａを含むIII-ＶＩ族化合物半導体層４が形成され
る。
【００１９】要するに、本発明は、シリコン基板上化合
物半導体装置において、シリコン基板とＧａを含むIII-
Ｖ族化合物半導体成長層との間にＧａを含むIII-ＶＩ族
化合物半導体層を介在させたことを特徴とする。
物半導体装置において、シリコン基板とＧａを含むIII-
Ｖ族化合物半導体成長層との間にＧａを含むIII-ＶＩ族
化合物半導体層を介在させたことを特徴とする。
【００２０】また、本発明は、Ｇａを含むIII-ＶＩ族化
合物半導体層がＧａ2 Ｓｅ3 或いはＧａ2 Ｓ3 であり、
また、Ｇａを含むIII-Ｖ族化合物半導体成長層がＧａＡ
ｓ或いはＡｌＧａＡｓであることを特徴とする。
合物半導体層がＧａ2 Ｓｅ3 或いはＧａ2 Ｓ3 であり、
また、Ｇａを含むIII-Ｖ族化合物半導体成長層がＧａＡ
ｓ或いはＡｌＧａＡｓであることを特徴とする。
【００２１】また、本発明は、シリコン基板上化合物半
導体装置の製造方法において、シリコン基板を酸素を除
くＶＩ族元素を含むガス雰囲気中でアニール処理して、
シリコン基板表面のＳｉＯ2 膜を蒸発させて除去したの
ち、シリコン基板上にＧａを含むIII-Ｖ族化合物半導体
層をエピタキシャル成長させることを特徴とする。
導体装置の製造方法において、シリコン基板を酸素を除
くＶＩ族元素を含むガス雰囲気中でアニール処理して、
シリコン基板表面のＳｉＯ2 膜を蒸発させて除去したの
ち、シリコン基板上にＧａを含むIII-Ｖ族化合物半導体
層をエピタキシャル成長させることを特徴とする。
【００２２】また、本発明は、酸素を除くＶＩ族元素を
含むガス雰囲気がＨ2 Ｓｅ雰囲気或いはＨ2 Ｓ雰囲気で
あり、Ｇａを含むIII-Ｖ族化合物半導体成長層がＧａＡ
ｓ或いはＡｌＧａＡｓであることを特徴とする。
含むガス雰囲気がＨ2 Ｓｅ雰囲気或いはＨ2 Ｓ雰囲気で
あり、Ｇａを含むIII-Ｖ族化合物半導体成長層がＧａＡ
ｓ或いはＡｌＧａＡｓであることを特徴とする。
【００２３】
【作用】本発明によると、シリコン基板表面に低抵抗層
が形成されないので、Ｇａを含むIII-Ｖ族化合物半導体
成長層に能動素子を形成した場合に、表面低抵抗層を介
してリーク電流が流れることがなくなる。また、III-Ｖ
族化合物半導体成長層として、ＧａＡｓ或いはＡｌＧａ
Ａｓは最も典型的な高速化合物半導体装置用材料であ
る。
が形成されないので、Ｇａを含むIII-Ｖ族化合物半導体
成長層に能動素子を形成した場合に、表面低抵抗層を介
してリーク電流が流れることがなくなる。また、III-Ｖ
族化合物半導体成長層として、ＧａＡｓ或いはＡｌＧａ
Ａｓは最も典型的な高速化合物半導体装置用材料であ
る。
【００２４】また、ＳｉＯ2 膜の除去のためのアニール
処理工程において、酸素を除くＶＩ族元素を含むガス雰
囲気を用いることによって、エピタキシャル成長装置内
壁に付着したIII-Ｖ族化合物半導体の分解を抑制し、シ
リコン基板表面に逆位相領域発生の原因となるＧａが付
着することを防止する。
処理工程において、酸素を除くＶＩ族元素を含むガス雰
囲気を用いることによって、エピタキシャル成長装置内
壁に付着したIII-Ｖ族化合物半導体の分解を抑制し、シ
リコン基板表面に逆位相領域発生の原因となるＧａが付
着することを防止する。
【００２５】また、酸素を除くＶＩ族元素を含むガス雰
囲気として、Ｈ2 Ｓｅ雰囲気或いはＨ2 Ｓ雰囲気を用い
ることによってＧａＡｓの分解を有効に抑制することが
でき、且つ、シリコン基板中にＳｅ或いはＳが拡散して
も、Ｓｅ或いはＳはＶ族元素に比べて深い準位を形成す
るので、導電度に対する寄与が少なくなる。
囲気として、Ｈ2 Ｓｅ雰囲気或いはＨ2 Ｓ雰囲気を用い
ることによってＧａＡｓの分解を有効に抑制することが
でき、且つ、シリコン基板中にＳｅ或いはＳが拡散して
も、Ｓｅ或いはＳはＶ族元素に比べて深い準位を形成す
るので、導電度に対する寄与が少なくなる。
【００２６】
【実施例】図２は本発明の実施例の製造工程の説明図で
あり、この図２を参照して本発明の実施例を説明する。 図２（ａ）参照 まず、エピタキシャル成長装置（図示せず）内に５０ｓ
ｃｃｍのＨ2 Ｓｅ及び２００００ｓｃｃｍのＨ2 キャリ
アガスを流した５０ＴｏｒｒのＨ2 Ｓｅ雰囲気１３中
で、不純物濃度が１０12ｃｍ-3程度で抵抗が４０ｋΩ／
□のシリコン基板１１を１０００℃の温度においてアニ
ール処理して、シリコン基板１１表面のＳｉＯ2 膜から
なる自然酸化膜１２を蒸発させて除去する。
あり、この図２を参照して本発明の実施例を説明する。 図２（ａ）参照 まず、エピタキシャル成長装置（図示せず）内に５０ｓ
ｃｃｍのＨ2 Ｓｅ及び２００００ｓｃｃｍのＨ2 キャリ
アガスを流した５０ＴｏｒｒのＨ2 Ｓｅ雰囲気１３中
で、不純物濃度が１０12ｃｍ-3程度で抵抗が４０ｋΩ／
□のシリコン基板１１を１０００℃の温度においてアニ
ール処理して、シリコン基板１１表面のＳｉＯ2 膜から
なる自然酸化膜１２を蒸発させて除去する。
【００２７】図２（ｂ）参照 次いで、そのまま連続してガスをＧａＡｓ成長ガスに切
り換える。この時点で、ＧａＡｓ成長ガス雰囲気１５中
でシリコン基板１１の表面には高温相のガリウム・セレ
ン化合物である薄いＧａ2 Ｓｅ3 層１４が成長する。
り換える。この時点で、ＧａＡｓ成長ガス雰囲気１５中
でシリコン基板１１の表面には高温相のガリウム・セレ
ン化合物である薄いＧａ2 Ｓｅ3 層１４が成長する。
【００２８】図２（ｃ）参照 続いて、ＭＯＶＰＥ法によりＧａＡｓ成長ガス雰囲気中
でシリコン基板１１上に厚さ２．０μｍでアンドープの
ｉ型ＧａＡｓバッファ層１６及び厚さ０．２μｍで２．
６×１０17ｃｍ-3の不純物濃度のｎ型ＧａＡｓ層１７を
連続して成長させる。
でシリコン基板１１上に厚さ２．０μｍでアンドープの
ｉ型ＧａＡｓバッファ層１６及び厚さ０．２μｍで２．
６×１０17ｃｍ-3の不純物濃度のｎ型ＧａＡｓ層１７を
連続して成長させる。
【００２９】図２（ｄ）参照 次いで、ｎ型ＧａＡｓ層１７にＳｉ等のｎ型不純物をイ
オン注入したのち活性化処理することによって、ｎ+ 型
ソース・ドレイン領域（図示せず）を形成し、次いで、
ソース・ドレイン領域上にはＡｕ・Ｇｅ／Ａｕからなる
ソース・ドレイン電極１９を設け、ソース・ドレイン領
域の間にはＡｌからなるショットキーバリアゲート電極
１８を設けて、シリコン基板１１にＧａＡｓＭＥＳＦＥ
Ｔを形成する。
オン注入したのち活性化処理することによって、ｎ+ 型
ソース・ドレイン領域（図示せず）を形成し、次いで、
ソース・ドレイン領域上にはＡｕ・Ｇｅ／Ａｕからなる
ソース・ドレイン電極１９を設け、ソース・ドレイン領
域の間にはＡｌからなるショットキーバリアゲート電極
１８を設けて、シリコン基板１１にＧａＡｓＭＥＳＦＥ
Ｔを形成する。
【００３０】この場合、ホール測定の結果、シリコン基
板１１の表面のシート電子密度は２．５２×１０12ｃｍ
-2であり、そのシート抵抗は１５００Ω／□であった。
従来例と比べると、シート電子密度は約３／１００に低
下し、また、シート抵抗は５倍に増加した。
板１１の表面のシート電子密度は２．５２×１０12ｃｍ
-2であり、そのシート抵抗は１５００Ω／□であった。
従来例と比べると、シート電子密度は約３／１００に低
下し、また、シート抵抗は５倍に増加した。
【００３１】なお、一般に、抵抗率ρは、ｅを素電荷、
ＮD をドナー密度、μをキャリアの移動度とした場合
に、ρ＝１／（ｅＮD μ）で表されるので、シート抵抗
はドナー密度に反比例、従って、キャリア密度に反比例
するはずであるが、不純物原子による散乱等によってキ
ャリアの移動度が変化するなどの理由によって、本発明
の場合は、シート電子密度が約３／１００に低下して
も、シート抵抗は１００／３まで増加しない。
ＮD をドナー密度、μをキャリアの移動度とした場合
に、ρ＝１／（ｅＮD μ）で表されるので、シート抵抗
はドナー密度に反比例、従って、キャリア密度に反比例
するはずであるが、不純物原子による散乱等によってキ
ャリアの移動度が変化するなどの理由によって、本発明
の場合は、シート電子密度が約３／１００に低下して
も、シート抵抗は１００／３まで増加しない。
【００３２】次に、本発明の実施例によって得られたＧ
ａＡｓＭＥＳＦＥＴの特性を図３を参照して説明する。 図３参照 図３は、図２（ｄ）に示したＧａＡｓＭＥＳＦＥＴの電
流−電圧特性を測定したものであり、ゲート電圧を０Ｖ
から１Ｖ刻みで変化させた場合のドレイン電流（ＩDS）
とドレイン電圧（ＶD ）との関係を示す電流−電圧特性
図である。図から明らかなように、ゲート電圧を−７Ｖ
にした場合に、電流は略０になり、ピンチオフが生じて
いる。
ａＡｓＭＥＳＦＥＴの特性を図３を参照して説明する。 図３参照 図３は、図２（ｄ）に示したＧａＡｓＭＥＳＦＥＴの電
流−電圧特性を測定したものであり、ゲート電圧を０Ｖ
から１Ｖ刻みで変化させた場合のドレイン電流（ＩDS）
とドレイン電圧（ＶD ）との関係を示す電流−電圧特性
図である。図から明らかなように、ゲート電圧を−７Ｖ
にした場合に、電流は略０になり、ピンチオフが生じて
いる。
【００３３】これは、シリコン基板表面の自然酸化膜を
除去する際に、エピタキシャル成長装置の内壁に付着し
たＧａＡｓの分解を抑制するためにＨ2 Ｓｅ雰囲気を用
いたことにより、ｎ型不純物となるＡｓがシリコン基板
表面に拡散して取り込まれることがなくなり、表面に低
抵抗層が形成されないためであると考えられる。
除去する際に、エピタキシャル成長装置の内壁に付着し
たＧａＡｓの分解を抑制するためにＨ2 Ｓｅ雰囲気を用
いたことにより、ｎ型不純物となるＡｓがシリコン基板
表面に拡散して取り込まれることがなくなり、表面に低
抵抗層が形成されないためであると考えられる。
【００３４】また、Ｓｅがシリコン基板表面に拡散され
たとしても、Ｓｅ（イオン化エネルギー：０．２５ｅ
Ｖ）はシリコン結晶中においてＡｓ（イオン化エネルギ
ー：０．０５４ｅＶ）に比べて深い準位を形成するの
で、導電度に対する寄与が少なくなる。
たとしても、Ｓｅ（イオン化エネルギー：０．２５ｅ
Ｖ）はシリコン結晶中においてＡｓ（イオン化エネルギ
ー：０．０５４ｅＶ）に比べて深い準位を形成するの
で、導電度に対する寄与が少なくなる。
【００３５】なお、上記実施例における数値条件は、記
載された数値に限られるものではなく、Ｈ2 Ｓｅガスの
流量は４０〜６０ｓｃｃｍであれば良く、減圧雰囲気は
２０〜８０Ｔｏｒｒであれば良く、また、アニール処理
温度も、９００〜１１００℃であれば良い。さらに、ア
ニール処理前に、シリコン基板を予めＨＦで処理した場
合には、アニール温度は６００℃まで低下させることが
できる。
載された数値に限られるものではなく、Ｈ2 Ｓｅガスの
流量は４０〜６０ｓｃｃｍであれば良く、減圧雰囲気は
２０〜８０Ｔｏｒｒであれば良く、また、アニール処理
温度も、９００〜１１００℃であれば良い。さらに、ア
ニール処理前に、シリコン基板を予めＨＦで処理した場
合には、アニール温度は６００℃まで低下させることが
できる。
【００３６】また、上記実施例においては、Ｈ2 Ｓｅ雰
囲気中でアニール処理を行なっているが、Ｈ2 Ｓ雰囲気
中でも良く、この場合には、シリコン基板表面にはＧａ
2 Ｓ 3 層が形成されることになるが、表面低抵抗層の形
成が抑制される効果は同様である。
囲気中でアニール処理を行なっているが、Ｈ2 Ｓ雰囲気
中でも良く、この場合には、シリコン基板表面にはＧａ
2 Ｓ 3 層が形成されることになるが、表面低抵抗層の形
成が抑制される効果は同様である。
【００３７】さらに、上記実施例においては、Ｇａを含
むIII-Ｖ族化合物半導体としてＧａＡｓを用いている
が、ＡｌＧａＡｓ等の他のIII-Ｖ族化合物半導体を成長
させても良く、この場合には、ＡｌＧａＡｓ層上にＧａ
Ａｓ層を成長させてコレクタ・アップ型（或いは、コレ
クタ・トップ型）のＨＢＴ（ヘテロ接合バイポーラトラ
ンジスタ）を構成することができるし、また、このＡｌ
ＧａＡｓ層上にＧａＡｓ層及びＡｌＧａＡｓ層等を成長
させてＤＨ（ダブルヘテロ接合）構造の半導体レーザを
構成することもできる。
むIII-Ｖ族化合物半導体としてＧａＡｓを用いている
が、ＡｌＧａＡｓ等の他のIII-Ｖ族化合物半導体を成長
させても良く、この場合には、ＡｌＧａＡｓ層上にＧａ
Ａｓ層を成長させてコレクタ・アップ型（或いは、コレ
クタ・トップ型）のＨＢＴ（ヘテロ接合バイポーラトラ
ンジスタ）を構成することができるし、また、このＡｌ
ＧａＡｓ層上にＧａＡｓ層及びＡｌＧａＡｓ層等を成長
させてＤＨ（ダブルヘテロ接合）構造の半導体レーザを
構成することもできる。
【００３８】
【発明の効果】本発明によれば、シリコン基板表面の自
然酸化膜を除去する際に、酸素を除くＶＩ族元素を含む
雰囲気を用いることによって、シリコン基板表面にＧａ
が付着して逆位相領域が発生することを防止すると共
に、シリコン基板表面に低抵抗層が形成されることを防
止したので、シリコン基板上に成長させたＧａを含むII
I-Ｖ族化合物半導体層に設ける素子の特性を向上させる
ことができ、したがって、安価で高性能なシリコン基板
上化合物半導体装置を提供することができる。
然酸化膜を除去する際に、酸素を除くＶＩ族元素を含む
雰囲気を用いることによって、シリコン基板表面にＧａ
が付着して逆位相領域が発生することを防止すると共
に、シリコン基板表面に低抵抗層が形成されることを防
止したので、シリコン基板上に成長させたＧａを含むII
I-Ｖ族化合物半導体層に設ける素子の特性を向上させる
ことができ、したがって、安価で高性能なシリコン基板
上化合物半導体装置を提供することができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例の説明図である。
【図３】本発明の実施例によって得られた素子の電流−
電圧特性図である。
電圧特性図である。
【図４】従来の製造工程における逆位相領域発生の説明
図である。
図である。
【図５】従来例の説明図である。
【図６】従来の製造工程によって得られた素子の電流−
電圧特性図である。
電圧特性図である。
１ シリコン基板 ２ 自然酸化膜 ３ ＶＩ族元素を含むガス雰囲気 ４ Ｇａを含むIII-ＶＩ族化合物半導体層 ５ エピタキシャル成長ガス雰囲気 ６ Ｇａを含むIII-Ｖ族化合物半導体バッファ層 ７ Ｇａを含むIII-Ｖ族化合物半導体能動層 １１ シリコン基板 １２ 自然酸化膜 １３ Ｈ2 Ｓｅ雰囲気 １４ Ｇａ2 Ｓｅ3 層 １５ ＧａＡｓ成長ガス雰囲気 １６ ｉ型ＧａＡｓバッファ層 １７ ｎ型ＧａＡｓ層 １８ ゲート電極 １９ ソース・ドレイン電極 ２１ シリコン基板 ２２ 自然酸化膜 ２３ ＡｓＨ3 雰囲気 ２４ 表面低抵抗層 ２５ ＧａＡｓ成長ガス雰囲気 ２６ ｉ型ＧａＡｓバッファ層 ２７ ｎ型ＧａＡｓ層 ２８ ゲート電極 ２９ ソース・ドレイン電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (6)
- 【請求項１】 シリコン基板とＧａを含むIII-Ｖ族化合
物半導体成長層との間にＧａを含むIII-ＶＩ族化合物半
導体層を介在させたことを特徴とするシリコン基板上化
合物半導体装置。 - 【請求項２】 上記Ｇａを含むIII-ＶＩ族化合物半導体
層が、Ｇａ2 Ｓｅ3またはＧａ2 Ｓ3 のいずれかである
ことを特徴とする請求項１記載のシリコン基板上化合物
半導体装置。 - 【請求項３】 上記Ｇａを含むIII-Ｖ族化合物半導体成
長層が、ＧａＡｓまたはＡｌＧａＡｓのいずれかである
ことを特徴とする請求項１または２記載のシリコン基板
上化合物半導体装置。 - 【請求項４】 シリコン基板を酸素を除くＶＩ族元素を
含むガス雰囲気中でアニール処理して、前記シリコン基
板表面のＳｉＯ2 膜を蒸発させて除去したのち、前記シ
リコン基板上にＧａを含むIII-Ｖ族化合物半導体層をエ
ピタキシャル成長させることを特徴とするシリコン基板
上化合物半導体装置の製造方法。 - 【請求項５】 上記酸素を除くＶＩ族元素を含むガス雰
囲気が、Ｈ2 Ｓｅ雰囲気またはＨ2 Ｓ雰囲気のいずれか
であることを特徴とする請求項４記載のシリコン基板上
化合物半導体装置の製造方法。 - 【請求項６】 上記Ｇａを含むIII-Ｖ族化合物半導体成
長層が、ＧａＡｓまたはＡｌＧａＡｓのいずれかである
ことを特徴とする請求項４または５記載のシリコン基板
上化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29607594A JPH08153683A (ja) | 1994-11-30 | 1994-11-30 | シリコン基板上化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29607594A JPH08153683A (ja) | 1994-11-30 | 1994-11-30 | シリコン基板上化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153683A true JPH08153683A (ja) | 1996-06-11 |
Family
ID=17828798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29607594A Withdrawn JPH08153683A (ja) | 1994-11-30 | 1994-11-30 | シリコン基板上化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153683A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302191A (ja) * | 2008-06-11 | 2009-12-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-11-30 JP JP29607594A patent/JPH08153683A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302191A (ja) * | 2008-06-11 | 2009-12-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |