JP4514252B2 - ＧａＮ系半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電極金属の半導体層に対する接触抵抗が低減されたＧａＮ系半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＩｎＧａＡｌＮなどのガリウムナイトライド（ＧａＮ）系半導体は、組成を選択することでバンドギャップを広範囲に変化させることが出来、特に他の組成系で実現が困難である青系統の短波長発光を得ることが出来ることから、半導体発光ダイオードや半導体レーザーなどの発光素子への応用が検討されている。
またＧａＮ系半導体は、高温での組成安定性に優れており、高温で動作可能なトランジスタなどの半導体材料としても期待されている。
【０００３】
これらのＧａＮ系半導体を用いた半導体装置における課題の一つに、電極金属とＧａＮ系半導体との接触抵抗の問題がある。
例えば、電界効果トランジスタの場合は、ソース電極あるいはドレイン電極と半導体層の接触抵抗が小さいことが、必要なトランジスタ特性を得る上で重要な要因であり、Ｓｉ系のトランジスタの電極では１０-8ｏｈｍ・ｃｍ-2程度の低接触抵抗電極が実現され、使用されている。
【０００４】
図２は、ＧａＮ系半導体で構成されるＭＩＳ型電界効果トランジスタ（ＦＥＴ）の構造を示す説明図であり、サファイアなどの基板１上に、ＧａＮバッファー層２、ｐ型ＧａＮ層３が形成されており、ソースおよびドレイン領域を形成するｎ型ＧａＮ層４上には、ｎ+ ＧａＮコンタクト層５が形成され、ソースおよびドレイン領域間にはゲート絶縁層６が形成されており、これらエピタキシャル層の上に、ソース、ドレイン、ゲートの各電極が形成されている。
ここで、図中のｎ+ コンタクト層５は、ソースおよびドレイン領域を形成する半導体層とソース、ドレイン各電極との接触抵抗を小さくすることを目的とするものであり、通常は、この目的を達成するために、Ｓｉなどのドナー不純物が高濃度にドープされている。
しかし、ＧａＮ系半導体層の場合は、１×１０19ｃｍ-3以上の濃度にＳｉをドープしても、得られる接触抵抗は１０-4ｏｈｍ・ｃｍ-2程度であり、ドナーの高濃度ドープによるのみでは、十分に接触抵抗を低下させることは出来なかった。
【０００５】
【発明が解決しようとする課題】
本発明は、従来よりも低い接触抵抗の電極構造を有するＧａＮ系半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】
【０００７】
本発明は、複数のＧａＮ系半導体層を有する半導体装置であって、少なくとも一のＧａＮ系半導体層表面に中空クラスター構造を有するカーボン結晶層を介して金属電極を形成することにより、該金属電極の接触抵抗を低減するものである。
【０００８】
本発明におけるカーボン結晶層とは、カーボン原子（Ｃ）が形成する中空の立体形状分子を基本構造とするクラスターが集積して形成されるものであり、このような結晶層は、一般にフラーレンと呼ばれるＣ60、Ｃ70、Ｃ76などの中空状の立体分子形状を有するカーボン分子原料を蒸着するなどの方法を用いて基板上に堆積することにより形成することができる。
これらフラーレンは、安価かつ安定に製造することが可能であり、その合成方法は、Ｈ．W. Kroto, et al, Nature 318 (1985) 162などに記載されているが、特にバンドギャップの狭さなどからＣ60が本発明に好適に使用できる。
またＣ60、Ｃ70、Ｃ76などのフラーレンは、熱的に安定な分子ではあるが、蒸着を行うに際して、フラーレン材料を９００℃以上に加熱蒸発させて蒸着を行うと、形成したカーボン結晶層の電極金属との密着性が低下する傾向を生じるなどの問題があり、蒸着に際してのフラーレン材料の加熱条件は、６００〜８００℃程度とすることが適切である。
また、堆積させるべき基板（即ち、カーボン結晶層の下地となるＧａＮ系半導体層）の温度は、６５０〜８５０℃程度に保持した状態で行うことが好ましい。８５０℃以上ではカーボン結晶層がＧａＮ表面に付着しにくくなり、６００℃より低い温度では均一に堆積しにくくなるためである。
【０００９】
また、カーボン結晶層は、５ｎｍ以上の膜厚となるように形成することが好ましい。その理由は、５ｎｍ未満の厚さのカーボン結晶層を均一に形成することは困難だからである。カーボン結晶層の膜厚を増大させると、均一な結晶層の形成が容易となるが、５０ｎｍを越えて膜厚を増大させても均一性の一層の向上は期待できず、生産経済を考慮すると、カーボン結晶層の膜厚は５〜５０ｎｍの範囲が適切である。
【００１０】
本発明に使用できる電極金属には特段の制限はなく、半導体装置に一般に使用される、Ｓｎ、Ｉｎ、Ｐｔ、Ａｕ、Ａｌ、あるいはこれらの合金電極、積層電極を使用することが可能であるが、カーボン結晶層との密着性を高める見地から、Ａｌ、Ｓｎ、Ｉｎなどの低融点金属を使用することが好適であり、電極構造として複数金属の積層構造を採用する場合には、カーボン結晶層に接触する金属層はＡｌ、Ｓｎ、Ｉｎなどの低融点金属から選択することが好ましい。
【００１１】
本発明の金属電極は、周知のフォトリソグラフィーを用いて形成することが可能であり、電極金属の蒸着時のレジスト材としてＳｉＯ２が好適に使用されるが、本発明のカーボン結晶層とＳｉＯ２の密着力はさほど大きいものではなく、これが、生産歩留りに影響を与えることも考えられる。
従って、そのような場合は、本発明に係る半導体装置の製造工程において、カーボン結晶層表面にアモルファスＳｉ層を形成しておくことが好ましい。なお、カーボン結晶層上に形成したアモルファスＳｉ層は、電極形成部のＳｉＯ２膜除去時に、例えばフッ酸を用いて除去することも可能である。
【００１２】
なお本発明は、ＧａＡｓ系、ＩｎＰ系、Ｓｉ系など、ＧａＮ系以外の半導体装置に適用することも可能であるが、他に十分に低い接触抵抗が実現できる手段が見出されていない、ＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＩｎＧａＡｌＮなどＧａＮ系半導体に特に有用な発明ということができる。
【００１３】
【発明の実施の形態】
分子線エピタキシャル成長法（ＭＢＥ）を用いて、半導体装置を製造した。ＧａＮ系半導体層、及び、カーボン結晶層の形成には、成長室とパターニング室を有する高真空装置を用いた。
【００１４】
サファイアなどの半絶縁性基板上を成長室に導入し、ジメチルヒドラジン（ＤＭＨｙ）（３×１０-6Torr）とメタルＧａ（５×１０-7Torr）を用いて分子線エピタキシャル成長法により、成長温度６４０℃でＧａＮバッファー層を形成し、その上にメタルＧａ（１×１０-6Torr）とアンモニア（５×１０-5Torr）を用いてｉ型ＧａＮ層を１μｍ形成した。
【００１５】
次に、成長温度を８５０℃として、メタルＧａ（１×１０-6Torr）とアンモニア（５×１０-5Torr）、及び、ドーパントとしてＳｉ（３×１０-9Torr）を用いて、活性層となる膜厚２５０ｎｍのｎ型ＧａＮ層を形成し、更に、その表面にＳｉの量を５×１０-8Torrとして膜厚５０ｎｍのｎ+ 型ＧａＮコンタクト層を形成した（図１ａ）。
【００１６】
次に、原料としてフラーレン（Ｃ60）を使用し、これをレーザ照射により加熱蒸発させることで得た原料ビームを基板に照射して、膜厚２０ｎｍのカーボン結晶層の形成を行った（図１ｂ）。なお、このときのフラーレンの加熱温度は、７００±２０℃に、基板温度は７５０±１０℃に制御した。
【００１７】
その後、上記の成長を行った基板を真空装置より取り出して、パターニングと電極材料蒸着を施して、電界効果トランジスタ（ＭＥＳＦＥＴ）を作製した。
【００１８】
即ち、基板の成長表面にプラズマＣＶＤ装置を用いてＳｉＯ2 膜を堆積させ、フォトリソグラフィーと化学エッチングを用いて、ゲート部に開口部を設け、その後ドライエッチングによって炭素層及びｎ+ ＧａＮ層を選択的に除去した。
【００１９】
続いて、バッファードフッ酸を用いたパターンエッチングにより、ソースおよびドレイン電極形成部分のＳｉＯ２膜に開口を形成した後、ＡｌおよびＴｉの蒸着を順次行うことによりソース電極およびドレイン電極を形成した。フッ酸はＳｉＯ２を溶解するが、カーボン結晶層を溶解しないため、ソースおよびドレイン電極を形成すべき部分のカーボン結晶層はそのまま残存することとなり、ソースおよびドレイン電極部には、ＧａＮ層／カーボン結晶層／Ａｌ／Ｔｉの電極構造が形成される。
【００２０】
更に、残ったＳｉＯ2 膜を化学エッチングにより除去し、上記と実質的に同一の工程によりゲート部に開口を有するＳｉＯ２膜を形成した後、Ｐｔを蒸着してゲート電極を形成した（図１ｃ）。
【００２１】
こうして作製した電界効果トランジスタのソース、ドレイン電極部の接触抵抗をＴＬＭ（Transmission Line Method）により評価したところ、１×１０-7ｏｈｍ・ｃｍ-2の優れた特性の電極が形成されていることが確認された。
【００２２】
実施例では、ＧａＮ系半導体層の成長はＭＢＥ法により行ったが、ＭＯＣＶＤ法による成長を行った場合も本発明は同様に適用が可能であり、同様に低い接触抵抗を有するＧａＮ系半導体装置を得ることができる。
また、本発明は、実施例に記載したＦＥＴなどの電子装置だけでなく、ＧａＮ系半導体レーザなど、他のＧａＮ系半導体装置にも同様に可能である。
また実施例では、本発明に係る電極構造はｎ型ＧａＮ系半導体層上に形成されているが、ｐ型ＧａＮ系半導体層上に形成することも可能であり、本発明の電極構造は、ｎ電極、ｐ電極の双方に適用することができる。
【００２３】
【発明の効果】
本発明によれば、電極部の接触抵抗値が低減されたＧａＮ系半導体装置が提供される。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造工程を示す説明図。
【図２】従来の半導体装置を示す説明図。
【発明の属する技術分野】
本発明は、電極金属の半導体層に対する接触抵抗が低減されたＧａＮ系半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＩｎＧａＡｌＮなどのガリウムナイトライド（ＧａＮ）系半導体は、組成を選択することでバンドギャップを広範囲に変化させることが出来、特に他の組成系で実現が困難である青系統の短波長発光を得ることが出来ることから、半導体発光ダイオードや半導体レーザーなどの発光素子への応用が検討されている。
またＧａＮ系半導体は、高温での組成安定性に優れており、高温で動作可能なトランジスタなどの半導体材料としても期待されている。
【０００３】
これらのＧａＮ系半導体を用いた半導体装置における課題の一つに、電極金属とＧａＮ系半導体との接触抵抗の問題がある。
例えば、電界効果トランジスタの場合は、ソース電極あるいはドレイン電極と半導体層の接触抵抗が小さいことが、必要なトランジスタ特性を得る上で重要な要因であり、Ｓｉ系のトランジスタの電極では１０-8ｏｈｍ・ｃｍ-2程度の低接触抵抗電極が実現され、使用されている。
【０００４】
図２は、ＧａＮ系半導体で構成されるＭＩＳ型電界効果トランジスタ（ＦＥＴ）の構造を示す説明図であり、サファイアなどの基板１上に、ＧａＮバッファー層２、ｐ型ＧａＮ層３が形成されており、ソースおよびドレイン領域を形成するｎ型ＧａＮ層４上には、ｎ+ ＧａＮコンタクト層５が形成され、ソースおよびドレイン領域間にはゲート絶縁層６が形成されており、これらエピタキシャル層の上に、ソース、ドレイン、ゲートの各電極が形成されている。
ここで、図中のｎ+ コンタクト層５は、ソースおよびドレイン領域を形成する半導体層とソース、ドレイン各電極との接触抵抗を小さくすることを目的とするものであり、通常は、この目的を達成するために、Ｓｉなどのドナー不純物が高濃度にドープされている。
しかし、ＧａＮ系半導体層の場合は、１×１０19ｃｍ-3以上の濃度にＳｉをドープしても、得られる接触抵抗は１０-4ｏｈｍ・ｃｍ-2程度であり、ドナーの高濃度ドープによるのみでは、十分に接触抵抗を低下させることは出来なかった。
【０００５】
【発明が解決しようとする課題】
本発明は、従来よりも低い接触抵抗の電極構造を有するＧａＮ系半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】
【０００７】
本発明は、複数のＧａＮ系半導体層を有する半導体装置であって、少なくとも一のＧａＮ系半導体層表面に中空クラスター構造を有するカーボン結晶層を介して金属電極を形成することにより、該金属電極の接触抵抗を低減するものである。
【０００８】
本発明におけるカーボン結晶層とは、カーボン原子（Ｃ）が形成する中空の立体形状分子を基本構造とするクラスターが集積して形成されるものであり、このような結晶層は、一般にフラーレンと呼ばれるＣ60、Ｃ70、Ｃ76などの中空状の立体分子形状を有するカーボン分子原料を蒸着するなどの方法を用いて基板上に堆積することにより形成することができる。
これらフラーレンは、安価かつ安定に製造することが可能であり、その合成方法は、Ｈ．W. Kroto, et al, Nature 318 (1985) 162などに記載されているが、特にバンドギャップの狭さなどからＣ60が本発明に好適に使用できる。
またＣ60、Ｃ70、Ｃ76などのフラーレンは、熱的に安定な分子ではあるが、蒸着を行うに際して、フラーレン材料を９００℃以上に加熱蒸発させて蒸着を行うと、形成したカーボン結晶層の電極金属との密着性が低下する傾向を生じるなどの問題があり、蒸着に際してのフラーレン材料の加熱条件は、６００〜８００℃程度とすることが適切である。
また、堆積させるべき基板（即ち、カーボン結晶層の下地となるＧａＮ系半導体層）の温度は、６５０〜８５０℃程度に保持した状態で行うことが好ましい。８５０℃以上ではカーボン結晶層がＧａＮ表面に付着しにくくなり、６００℃より低い温度では均一に堆積しにくくなるためである。
【０００９】
また、カーボン結晶層は、５ｎｍ以上の膜厚となるように形成することが好ましい。その理由は、５ｎｍ未満の厚さのカーボン結晶層を均一に形成することは困難だからである。カーボン結晶層の膜厚を増大させると、均一な結晶層の形成が容易となるが、５０ｎｍを越えて膜厚を増大させても均一性の一層の向上は期待できず、生産経済を考慮すると、カーボン結晶層の膜厚は５〜５０ｎｍの範囲が適切である。
【００１０】
本発明に使用できる電極金属には特段の制限はなく、半導体装置に一般に使用される、Ｓｎ、Ｉｎ、Ｐｔ、Ａｕ、Ａｌ、あるいはこれらの合金電極、積層電極を使用することが可能であるが、カーボン結晶層との密着性を高める見地から、Ａｌ、Ｓｎ、Ｉｎなどの低融点金属を使用することが好適であり、電極構造として複数金属の積層構造を採用する場合には、カーボン結晶層に接触する金属層はＡｌ、Ｓｎ、Ｉｎなどの低融点金属から選択することが好ましい。
【００１１】
本発明の金属電極は、周知のフォトリソグラフィーを用いて形成することが可能であり、電極金属の蒸着時のレジスト材としてＳｉＯ２が好適に使用されるが、本発明のカーボン結晶層とＳｉＯ２の密着力はさほど大きいものではなく、これが、生産歩留りに影響を与えることも考えられる。
従って、そのような場合は、本発明に係る半導体装置の製造工程において、カーボン結晶層表面にアモルファスＳｉ層を形成しておくことが好ましい。なお、カーボン結晶層上に形成したアモルファスＳｉ層は、電極形成部のＳｉＯ２膜除去時に、例えばフッ酸を用いて除去することも可能である。
【００１２】
なお本発明は、ＧａＡｓ系、ＩｎＰ系、Ｓｉ系など、ＧａＮ系以外の半導体装置に適用することも可能であるが、他に十分に低い接触抵抗が実現できる手段が見出されていない、ＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＩｎＧａＡｌＮなどＧａＮ系半導体に特に有用な発明ということができる。
【００１３】
【発明の実施の形態】
分子線エピタキシャル成長法（ＭＢＥ）を用いて、半導体装置を製造した。ＧａＮ系半導体層、及び、カーボン結晶層の形成には、成長室とパターニング室を有する高真空装置を用いた。
【００１４】
サファイアなどの半絶縁性基板上を成長室に導入し、ジメチルヒドラジン（ＤＭＨｙ）（３×１０-6Torr）とメタルＧａ（５×１０-7Torr）を用いて分子線エピタキシャル成長法により、成長温度６４０℃でＧａＮバッファー層を形成し、その上にメタルＧａ（１×１０-6Torr）とアンモニア（５×１０-5Torr）を用いてｉ型ＧａＮ層を１μｍ形成した。
【００１５】
次に、成長温度を８５０℃として、メタルＧａ（１×１０-6Torr）とアンモニア（５×１０-5Torr）、及び、ドーパントとしてＳｉ（３×１０-9Torr）を用いて、活性層となる膜厚２５０ｎｍのｎ型ＧａＮ層を形成し、更に、その表面にＳｉの量を５×１０-8Torrとして膜厚５０ｎｍのｎ+ 型ＧａＮコンタクト層を形成した（図１ａ）。
【００１６】
次に、原料としてフラーレン（Ｃ60）を使用し、これをレーザ照射により加熱蒸発させることで得た原料ビームを基板に照射して、膜厚２０ｎｍのカーボン結晶層の形成を行った（図１ｂ）。なお、このときのフラーレンの加熱温度は、７００±２０℃に、基板温度は７５０±１０℃に制御した。
【００１７】
その後、上記の成長を行った基板を真空装置より取り出して、パターニングと電極材料蒸着を施して、電界効果トランジスタ（ＭＥＳＦＥＴ）を作製した。
【００１８】
即ち、基板の成長表面にプラズマＣＶＤ装置を用いてＳｉＯ2 膜を堆積させ、フォトリソグラフィーと化学エッチングを用いて、ゲート部に開口部を設け、その後ドライエッチングによって炭素層及びｎ+ ＧａＮ層を選択的に除去した。
【００１９】
続いて、バッファードフッ酸を用いたパターンエッチングにより、ソースおよびドレイン電極形成部分のＳｉＯ２膜に開口を形成した後、ＡｌおよびＴｉの蒸着を順次行うことによりソース電極およびドレイン電極を形成した。フッ酸はＳｉＯ２を溶解するが、カーボン結晶層を溶解しないため、ソースおよびドレイン電極を形成すべき部分のカーボン結晶層はそのまま残存することとなり、ソースおよびドレイン電極部には、ＧａＮ層／カーボン結晶層／Ａｌ／Ｔｉの電極構造が形成される。
【００２０】
更に、残ったＳｉＯ2 膜を化学エッチングにより除去し、上記と実質的に同一の工程によりゲート部に開口を有するＳｉＯ２膜を形成した後、Ｐｔを蒸着してゲート電極を形成した（図１ｃ）。
【００２１】
こうして作製した電界効果トランジスタのソース、ドレイン電極部の接触抵抗をＴＬＭ（Transmission Line Method）により評価したところ、１×１０-7ｏｈｍ・ｃｍ-2の優れた特性の電極が形成されていることが確認された。
【００２２】
実施例では、ＧａＮ系半導体層の成長はＭＢＥ法により行ったが、ＭＯＣＶＤ法による成長を行った場合も本発明は同様に適用が可能であり、同様に低い接触抵抗を有するＧａＮ系半導体装置を得ることができる。
また、本発明は、実施例に記載したＦＥＴなどの電子装置だけでなく、ＧａＮ系半導体レーザなど、他のＧａＮ系半導体装置にも同様に可能である。
また実施例では、本発明に係る電極構造はｎ型ＧａＮ系半導体層上に形成されているが、ｐ型ＧａＮ系半導体層上に形成することも可能であり、本発明の電極構造は、ｎ電極、ｐ電極の双方に適用することができる。
【００２３】
【発明の効果】
本発明によれば、電極部の接触抵抗値が低減されたＧａＮ系半導体装置が提供される。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造工程を示す説明図。
【図２】従来の半導体装置を示す説明図。
Claims (1)
- 基板上にＧａＮ系半導体エピタキシャル層を有し、該ＧａＮ系半導体エピタキシャル層上に電極を有するＧａＮ系半導体装置の製造方法であって、該ＧａＮ系半導体エピタキシャル層と該電極間に、原料としてフラーレンを使用し、該フラーレンを６００〜８００℃に加熱蒸発させるとともに、該ＧａＮ系半導体エピタキシャル層の温度を６５０〜８５０℃に保持してカーボン結晶層を形成する工程を有することを特徴とするＧａＮ系半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21536299A JP4514252B2 (ja) | 1999-07-29 | 1999-07-29 | ＧａＮ系半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21536299A JP4514252B2 (ja) | 1999-07-29 | 1999-07-29 | ＧａＮ系半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044139A JP2001044139A (ja) | 2001-02-16 |
| JP4514252B2 true JP4514252B2 (ja) | 2010-07-28 |
Family
ID=16671046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21536299A Expired - Lifetime JP4514252B2 (ja) | 1999-07-29 | 1999-07-29 | ＧａＮ系半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP4514252B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5375497B2 (ja) * | 2009-10-01 | 2013-12-25 | トヨタ自動車株式会社 | 半導体装置、及び、半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197717A (ja) * | 1997-09-17 | 1999-04-09 | Matsushita Electron Corp | ショットキバリアダイオードの製造方法 |
-
1999
- 1999-07-29 JP JP21536299A patent/JP4514252B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197717A (ja) * | 1997-09-17 | 1999-04-09 | Matsushita Electron Corp | ショットキバリアダイオードの製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2001044139A (ja) | 2001-02-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071203 |
|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4514252 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 4 |
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| EXPY | Cancellation because of completion of term |