JP2008533732A - ナノ構造ｐｎ接合を含む発光ダイオードの製造方法及び当該方法によって得られるダイオード - Google Patents

ナノ構造ｐｎ接合を含む発光ダイオードの製造方法及び当該方法によって得られるダイオード Download PDF

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Abstract

本発明は、第１ドーパントがドープされ且つ薄い誘電層（２）に覆われた半導体基板（１）から作られたナノ構造ｐｎ接合を含む発光ダイオードに関する。続いて、第１ドーパントとは逆型の第２ドーパントがドープされた半導体材料を含むアモルファス薄膜が薄い誘電層（２）の表面上に堆積する。次に、薄い誘電層（２）内に第２ドーパントがドープされた半導体材料から作られた複数のナノメータ台座を形成するために、組み立て部品が熱処理にさらされる。当該台座（５）は、複数のナノメータＰＮ接合を形成するための基板（１）のエピタキシャル用である。追加の薄膜（６）は、続いて、当該台座（５）からのエピタキシャル成長を用いて形成される。

Description

本発明は、第１ドーパントがドープされた半導体基板を含むナノ構造ｐｎ接合発光ダイオードの製造方法に関する。
本発明は、上記方法によって得られるナノ構造ｐｎ接合発光ダイオードにも関する。
シリコンはマイクロエレクトロニクス産業において最も広く用いられる半導体材料であるので、シリコン基板で光電子集積回路を製造することは、とりわけ、上記集積回路の製造コストを低減することに特に有利であろう。このことは、シリコン技術から派生する技術的知識を光電子用途に役立てるために用いることを可能にするであろう。しかしながら、バルク単結晶シリコンの間接的なエネルギーバンドギャップは、後者を高効率の発光体することができず且つ集積された発光源、とりわけ、レーザのレーザ発光媒体としての利用を妨げる。
シリコンナノ結晶、Ｓｉ／ＳｉＯ2超格子、多孔性シリコン又はエルビウムドープシリコンのような異なるアプローチが、シリコンのルミネセンスを改善するために予想されてきた。シリコンバンドギャップでの高効率のエレクトロルミネセンスが上記アプローチを用いるシリコン・ベース・ダイオード上で観られたが、ルミネセンスは低いままである。さらに、これらのアプローチ中には、シリコン内の誘導放出を得るのに必要な反転分布を達成するために電流注入が用いられるものはない。
M.J. Chenらによって文献“Stimulated emission in a nanostructured silicon pn junction diode using current injection” (Applied Physics Letters, 2004, Vol 84, N°12, pages 2163-2165)において提案されたその他のアプローチは、約１ナノメータの次元を持つ複数のｐｎ接合を含むバルクシリコン・ベース・ダイオードを用いることに本質がある。上記ダイオードは、ナノ構造ｐｎ接合ダイオードと呼ばれる。
M.J. Chenらは、このように、ｎ型シリコン基板内のｐ型ドーパントの均等拡散によってナノ構造ｐｎ接合ダイオードを達成した。ボロン粒子、シリコン酸化膜ナノ粒子及び溶媒を含む溶液は、ｎ型ドーパントがドープされたシリコン基板の自由表面上へのスピンコーティングによって堆積する。上記堆積技術は、スピン・オン・ドーパント という名前でも知られている。
次に、かなりの量のボロン及びシリコン酸化膜が基板の表面で吸収する。次に、数ナノメータの深さに至るまで基板の自由表面からの熱拡散による局部的なボロンドーピングが可能となるように、約１０００℃でアニーリングが行われる。ＳｉＯ2ナノ粒子の存在のために、ドーピングは、基板の自由表面上で実際に局部的であり、ボロンの熱拡散をブロックし且つ均等なボロン拡散を妨げる。このことは、ｎ型シリコン基板にナノメータサイズの複数のｐ型シリコン領域の形成をもたらし、その結果、ナノメータｐｎ接合の形成をもたらす。次に、基板内に導波路がエッチングされ、異なるｐｎ接合を介して電流注入を行う導波路の表面に電気コンタクトが設けられる。M.J. Chenらは、この方法で、電流注入によって上記ナノ構造ｐｎ接合ダイオードのシリコンギャップに近いエネルギーでの誘導放出を測定することに成功した。
ナノ構造シリコンｐｎ接合ダイオードは集積発光源として用いられるが、しかしながら、その製造方法は実施が難しいままである。基板表面でのドーパントの不均等拡散も制御が困難であり、ｐ型領域の形成及びサイズ並びにｐｎ接合の形成及びサイズの制御も困難にする。上記方法は、拡散に起因するｐ+ドーパント濃度勾配を実際に発生させる可能性があるので、ｐｎ接合の急激な性質に影響を及ぼす可能性がある。さらに、一般的には不均等拡散ステップ及びアニーリングステップが別々のチェンバ内で行われるので、あるチェンバからその他のチェンバへ進むときにダイオードの汚染問題を引き起こす可能性がある。さらに、一般的には約３０秒間、約１０００℃で行われるアニーリングステップは、大きな熱量が必要である。
本発明の目的は、従来技術の欠点を改善するナノ構造ｐｎ接合発光ダイオードの製造方法を提供することである。
本発明によれば、この目的は、その方法が少なくとも、
−基板を覆う誘電性薄層の表面上への第１ドーパントと逆型の第２ドーパントがドープされた半導体材料によって形成されたアモルファス薄膜の堆積ステップと、
−誘電性薄層内及びアモルファス薄膜から、第２ドーパントがドープされた半導体材料から作られたナノメータサイズであり且つ基板とエピタキシャル関係にある複数のドットを形成し、ナノメータサイズの複数のｐｎ接合を形成するようにされた熱処理ステップと、
−誘電性薄層内に設けられたドットからエピタキシャル成長による誘電性薄層の表面上への追加の薄層の形成ステップと、を連続的に含むという事実によって達成される。
本発明の成果によれば、アモルファス薄膜の堆積は、エピタキシャル成長法によって行われる。
好適な実施例によれば、熱処理ステップは、誘電性薄層上及びアモルファス薄膜から、ナノメータサイズの複数の多結晶クラスタを形成するようにされた第１段階と、続いて、複数の多結晶クラスタを誘電性薄層内に設けられ且つ基板とエピタキシャル関係にある複数のドットに変形するようにされた第２段階と、を含む。
本発明の特定の実施例によれば、熱処理ステップの第１段階は、約３５０℃の第１温度閾値までの温度増加に続いて、所定の第１時間が経過するまで第１温度閾値で温度を維持することによって行われる。熱処理ステップの第２段階は、第１温度閾値よりも高い第２温度閾値までの漸進的温度増加に続いて、所定の第２時間が経過するまで第２温度閾値で温度を維持することによって行われる。
本発明のさらなる目的は、製造が容易であり且つ実現可能なナノ構造ｐｎ接合発光ダイオードを提供することである。
本発明によれば、このさらなる目的は、ナノ構造ｐｎ接合発光ダイオードが、
−第１ドーパントがドープされ且つ誘電性薄層によって覆われた半導体基板と、
−各ドットが基板及び誘電性薄層を覆う追加の薄層とエピタキシャル関係にあるような第１ドーパントの逆型の第２ドーパントがドープされた半導体材料から作られ且つ誘電性薄層内に設けられたナノメータサイズの複数のドットを少なくとも含むという事実によって達成される。
他の利点及び特徴は、非限定的な例としてのみ与えられる本発明の特定の実施例に関する以下の記述及び添付の図面に表された内容からより明確に明らかになるであろう。
図１〜９に表された特定の実施例によれば、ナノ構造ｐｎ接合発光ダイオードは、第１ドーパントがドープされ且つ誘電性薄層２によって覆われた半導体基板１によって達成される。基板は、例えば、ヒ素又はリンのようなｎ型ドーパントがドープされたバルクシリコン基板である。誘電性薄層２は、好適には熱分解可能な化合物によって形成され、とりわけ、７２０℃〜７５０℃の温度の効果によって熱分解可能な化合物によって形成される。熱分解可能な化合物は、例えば、シリコン酸化膜及びシリコン窒化膜から選択される。誘電性薄層２は、好適には約数ナノメータの厚さを持つ。誘電性薄層２の厚さは、例えば２ｎｍである。
図１に示されたように、アモルファス薄膜３は、ある温度、好適には２５０℃以下の温度で誘電性薄層２の表面上に堆積する。
アモルファス薄膜３は、第１ドーパントと逆型の第２ドーパントがドープされた半導体材料によって形成され、その厚さは、好適には約数ナノメータ、例えば１〜２ｎｍである。このように、ｎ型ドーパントがドープされた基板に関しては、アモルファス薄膜にｐ型ドーパントがドープされ、逆もまた同様である。ｎ型シリコン基板では、アモルファス薄膜３は、例えばボロンがドープされたシリコンから作られる。
アモルファス薄膜３は、どのようなタイプの公知のプロセスによって堆積されても良い。例えば略語ＭＢＥで一般に紹介されたエピタキシャル成長法によって堆積される。このように、ボロンがドープされたシリコンのアモルファス薄膜を堆積させるために、シリコン及びボロンは、それぞれ電子ビーム銃及びクヌーセン型高温蒸発セルを用いた超高真空中の同時堆積によって誘電性薄層の表面上に堆積する。
基板１、誘電性薄層２及びアモルファス薄膜３によって形成された積層は、次に、複数のナノメータサイズのｐｎ接合を形成できるようなナノメータサイズであり且つ基板とエピタキシャル関係にある第２ドーパントがドープされた半導体材料の複数のドットを誘電性薄層２内に形成するようにされた熱処理ステップを受ける。基板１とエピタキシャル関係にあるドットは、誘電性薄層２内にこのように分布する。
図２〜４に示されたように、熱処理ステップは、好適には誘電性薄層２上に設けられた多結晶ボックス又は多結晶クラスタとも呼ばれるナノメータサイズの複数の多結晶クラスタ４を誘電性薄層２上にアモルファス薄膜３から形成するようにされた第１段階を含む。多結晶クラスタ４はクラスタ又はドットの形でアモルファス薄膜３の結晶化によって形成され、それらは誘電性薄層２全体に分布し、それらのほとんどはその他のものから分離している。
誘電性薄層２上の多結晶クラスタ４の形成を可能にする熱処理の第１段階は、好適には約３５０℃の第１温度閾値までの温度増加に続いて、所定の第１時間、例えば約１５分間当該第１閾値で温度を維持することによって達成される。
従って、図２に図示されたように、熱処理ステップのこの第１段階は、不純物がドープされたアモルファス薄膜３の半導体材料のアニーリングによる結晶化を可能にする。この結晶化は、誘電性薄層２の表面に設けられた連続性アモルファス薄膜３から複数の非連続性多結晶クラスタ４への変形に付随して起こる。当該多結晶クラスタは、多結晶素子又はドットとも呼ばれる。クラスタ４は、不純物がドープされた半導体材料によってこのように形成されるが、アモルファス薄膜３とは異なり、多結晶であり且つ非連続性である。
好適には、熱処理ステップの第１段階の後に、第１段階よりも高い第２閾値までの漸進的温度増加に続いて、所定の第２時間、例えば約５〜１０分間当該第２閾値で温度を維持することを含む第２段階が続く。所定の第２時間は、特に誘電性薄層２の厚さに依存する。第２温度閾値は、好適には７２０℃〜７５０℃である。図３及び４に示されたように、第２段階は、多結晶クラスタ４から誘電性薄層２内に分布し且つ基板１とエピタキシャル関係にあるドット５への漸進的変形を促す。
基板１とエピタキシャル関係にあるドット５の変形は、多結晶クラスタ又は素子４の下に設けられた誘電性薄層２の領域の熱的破壊及び基板１を有する当該クラスタのエピタキシによって行われる。次に、誘電性薄層２の表面に設けられた多結晶クラスタ４は、基板１とエピタキシャル関係にあり且つ誘電性薄層２に設けられたドット５に取って代わって漸進的に消失する。
図４では、誘電性薄層２内に設けられたドット５が概略的な台形断面で示されているのに対して、図２及び３では、誘電性薄層２上に設けられた多結晶クラスタ又はドット４が概略的な円形断面で示されている。高さとも呼ばれる図４に示された各ドット５の２つの平行面間の距離は、とりわけ、誘電性薄層２の厚さに等しい。このように、各ドットの２つの平行面の一方は、基板１を有する接触部分を形成するのに対して、他方の面は、誘電性薄層２の自由表面の面に含まれる。
図２〜４に図示された熱処理段階は、シリコン基板上のヘテロエピタキシャル成長によるゲルマニウム量子ドット又はブリッジの形成について述べている文献”Grazing incidence x-ray diffraction and atomic force microscopy investigations of germanium dots grown on silicon (001) by successive depositions of germanium through a thin silicon oxide layer” by M. Derivaz and al. (Applied Physics Letters, 2004, Vol 84, N°17, pages 3295-3297)に述べられたものと同じである。
熱処理ステップの後に、誘電性薄層２の表面上への、ドット５からのエピタキシャル成長による連続的な追加の薄層６の形成ステップが続く。このように、ドット５からのエピタキシャル成長は、はじめに、それらがその他のものと接触し且つ連続性薄層を形成するまで成長が続くような追加のクラスタを誘電性薄層２の表面にドット５のエピタキシで形成することを可能にする。とりわけ、このことは、例えば第２ドーパントがドープされた半導体材料から形成され且つドット５を構成する追加の薄層６を得ることを可能にする。追加の薄層は、不純物がドープされていない半導体材料によって形成されても良い。
図５〜７は、ドット５のエピタキシャル成長の再開による当該追加の薄層６の漸進的形成を図示する。このように、図５では、不純物がドープされても良く、結晶化されても良く且つ追加のクラスタを形成しても良いような半導体材料の非連続性領域７は、ドット５に占有された領域の上の誘電性薄層２の表面で成長する。次に、領域７の成長は、追加の薄層６を構成する連続性層を形成するように継続する（図６及び７）。
追加の薄層６の厚さは、誘電性薄層２内のドット５の密度及びドットサイズにも依存する。誘電性薄層内のドット５の密度は、例えば、窒素、水素などのような表面活性剤又は界面活性剤を用いて制御されても良い。さらに、誘電性薄層２内のドット５のサイズは、熱処理段階の所定時間と併せて、堆積されたシリコンの量によって制御されても良い。誘電性薄層２内のドット５のサイズ及び位置もまた、誘電性薄層２の局所的弱体化の方法、例えば走査トンネル顕微鏡（ＳＴＭ）チップを用いて制御されても良い。上記方法は、例えば誘電性層２内のドット５を有機化しても良い。
図８及び９に図示されたように、ナノ構造ｐｎ接合の製造は、追加の薄層６、誘電性薄層２及び基板１の一部をパターニングすることによる導波路の形成によって完了しても良い。パターニングは、例えば光リソグラフィによって行われても良い。次に、例えばシリコン酸化膜又はシリコン窒化膜で作られた絶縁層８は、導波路の表面に堆積されても良い。次に、電気接続コンタクトを形成する第１金属層９及び第２金属層１０は、電子キャリアをナノ構造ｐｎ接合ダイオードの中への注入できるように、それぞれ追加の薄層６上及び基板１の自由表面上に堆積する。
上記ナノ構造ｐｎ接合光発光ダイオードの製造方法は、主な製造ステップ、すなわち導波路の達成までをいかなるドット汚染問題及びドット酸化問題をも回避して、実際には同じチェンバ内で行うことができるという事実があるので、実施が容易であるという利点を提起する。さらに、エピタキシによるｐｎ接合の達成は、発光ダイオードの信頼性及びｐｎ接合の鮮明度並びに他の装置へのその集積能力をも改善する基板１、ドット５及び追加の薄層６の間の結晶結合を得られるようにする。その上、ドット５及びその結果としてのｐｎ接合を達成するために必要な温度は、従来技術に用いられるものと比較してそれぞれ低い。さらに、接合は、しばしばこれらのｐｎ接合を通して電子キャリアの注入を促進する誘電性材料によってもう一方から絶縁される。
図１０に示された第１代替実施例では、第２金属層１０が、導波路の表面に設けられた領域内の基板１上に堆積される。
図１１に示された第２代替実施例では、バルクシリコン基板１が、シリコン・オン・インシュレータ又はＳＯＩ基板に取って代わる。このように、バルクシリコン支持部材１１、シリコン酸化膜絶縁層１２及びドーパント、例えばドット５がｐ型の場合にはｎ型のドーパントがドープされたバルクシリコンから作られた膜１３を連続的に含んでいる積層を含む。膜１３は、誘電性薄層２内に設けられたドット５と接触する。
本発明は、上記の実施例に限られない。従って、ドット５及び追加の薄層６を形成する半導体材料は、ゲルマニウムから作られても良い。さらに、半導体基板は、シリコン、ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）及びゲルマニウム・オン・インシュレータの基板の中から選択されても良い。
本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの製造方法の各ステップを概略的に示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの第１代替実施例を示す断面図である。 本発明に係るナノ構造ｐｎ接合発光ダイオードの第２代替実施例を示す断面図である。

Claims (14)

  1. 第１ドーパントがドープされた半導体基板（１，１３）を含むナノ構造ｐｎ接合発光ダイオードの製造方法であって、少なくとも、
    前記基板（１，１３）を覆う誘電性薄層（２）の表面上への前記第１ドーパントと逆型の第２ドーパントがドープされた半導体材料によって形成されたアモルファス薄膜（３）の堆積ステップと、
    前記誘電性薄層（２）内及び前記アモルファス薄膜（３）から、前記第２ドーパントがドープされた半導体材料から作られたナノメータサイズであり且つ前記基板（１，１３）とエピタキシャル関係にある複数のドット（５）を形成し、ナノメータサイズの複数のｐｎ接合を形成するようにされた熱処理ステップと、
    前記誘電性薄層（２）内に設けられた前記ドット（５）からエピタキシャル成長による前記誘電性薄層（２）の表面上への追加の薄層（６）の形成ステップと、を連続して含むことを特徴とする方法。
  2. 前記アモルファス薄膜（３）の堆積は、分子線エピタキシャル成長法によって行われることを特徴とする請求項１に記載の方法。
  3. 前記追加の薄層（６）は、前記基板（１，１３）とエピタキシャル関係にある前記複数のドット（５）を構成する前記半導体材料によって形成されることを特徴とする請求項１又は２に記載の方法。
  4. 前記追加の薄層（６）は、前記第２ドーパントがドープされることを特徴とする請求項３に記載の方法。
  5. 前記熱処理ステップは、前記誘電性薄層（２）上及び前記アモルファス薄膜（３）から、ナノメータサイズの複数の多結晶クラスタを形成するようにされた第１段階と、続いて、前記複数の多結晶クラスタを前記誘電性薄層（２）内に設けられ且つ前記基板（１，１３）とエピタキシャル関係にある前記複数のドット（５）に変形するようにされた第２段階と、を含むことを特徴とする請求項１乃至４の何れか１項に記載の方法。
  6. 前記熱処理ステップの第１段階は、約３５０℃の第１温度閾値までの温度増加に続いて、所定の第１時間が経過するまで前記第１温度閾値で温度を維持することによって行われることを特徴とする請求項５に記載の方法。
  7. 前記熱処理ステップの第２段階は、前記第１温度閾値よりも高い第２温度閾値までの漸進的温度増加に続いて、所定の第２期間が経過するまで前記第２温度閾値で温度を維持することによって行われることを特徴とする請求項６に記載の方法。
  8. 前記第２温度閾値は、７２０℃〜７５０℃に含まれることを特徴とする請求項７に記載の方法。
  9. 前記誘電性薄層（２）は、７２０℃〜７５０℃に含まれる温度の効果によって分解可能な化合物によって形成される請求項８に記載の方法。
  10. 前記分解可能な化合物は、シリコン酸化膜及びシリコン窒化膜から選択されることを特徴とする請求項９に記載の方法。
  11. 前記半導体材料は、シリコン及びゲルマニウムから選択されることを特徴とする請求項１乃至１０の何れか１項に記載の方法。
  12. 前記半導体基板（１，１３）は、シリコン、ゲルマニウム、シリコン・オン・インシュレータ及びゲルマニウム・オン・インシュレータから選択される請求項１乃至１１の何れか１項に記載の方法。
  13. 前記誘電性薄層（２）及び少なくとも１導波路を形成する前記基板（１，１３）の一部の前記追加の薄層（６）のパターニングステップと、
    前記導波路の表面の絶縁層（８）の堆積ステップと、が前記追加の薄層（６）の形成ステップに続くことを特徴とする請求項１乃至１２の何れか１項に記載の方法。
  14. 第１ドーパントがドープされ且つ誘電性薄層（２）によって覆われた半導体基板（１，１３）と、
    各ドット（５）が前記基板（１，１３）及び前記誘電性薄層（２）を覆う追加の薄層（６）とエピタキシャル関係にあるような前記第１ドーパントの逆型の第２ドーパントがドープされた半導体材料から作られ且つ前記誘電性薄層（２）内に設けられたナノメータサイズの複数のドット（５）を少なくとも含むことを特徴とする請求項１乃至１３の何れか１項に記載の製造方法によって得られるナノ構造ｐｎ接合発光ダイオード。
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