JPS6216520A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6216520A JPS6216520A JP15543985A JP15543985A JPS6216520A JP S6216520 A JPS6216520 A JP S6216520A JP 15543985 A JP15543985 A JP 15543985A JP 15543985 A JP15543985 A JP 15543985A JP S6216520 A JPS6216520 A JP S6216520A
- Authority
- JP
- Japan
- Prior art keywords
- semi
- heat treatment
- gaas substrate
- film
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特にガリウム砒
素（ＧａＡｓ ）を用いたショットキ障壁ゲート形電界
効果トランジスタ（ＭＥＳＦＥＴ）や集積回路等の製造
に用いられている半絶縁性Ｇ＆ムＳ基板の改良に関する
ものである。
素（ＧａＡｓ ）を用いたショットキ障壁ゲート形電界
効果トランジスタ（ＭＥＳＦＥＴ）や集積回路等の製造
に用いられている半絶縁性Ｇ＆ムＳ基板の改良に関する
ものである。
従来の技術
ＧＩＬＡｌｌショットキー障壁ゲート型電界効果トラン
ジスタ（以下ＦＩＴと略称する）を構成素子とするＧ！
ＬＡ！Ｉ集積向路の集積全路にとって説明すると、半絶
縁性ＢａＡｓ基板の所望の領域にイオン注入法を用いて
選択的にｎ型半導体層を形成し、素子の能動部としてｎ
型半導体層にソース、ドレインと称するオーミック電極
とゲートと称するショットキ設けてＦＩＣＴが構成され
る。
ジスタ（以下ＦＩＴと略称する）を構成素子とするＧ！
ＬＡ！Ｉ集積向路の集積全路にとって説明すると、半絶
縁性ＢａＡｓ基板の所望の領域にイオン注入法を用いて
選択的にｎ型半導体層を形成し、素子の能動部としてｎ
型半導体層にソース、ドレインと称するオーミック電極
とゲートと称するショットキ設けてＦＩＣＴが構成され
る。
発明が解決しようとする問題点
このようなＧＩＬＡ！！集積回路に於ては構成素子であ
るＦＩＴの閾値電圧（以下ｖＴと略称する）の均一化が
最も重要で、ｖＴの不均一のため、 Ｇ＆Ｊｋ！集積回
路が動作しない、動作してもＧａＡ！！集積回路の特徴
である高速、低消費電力化が達成できない等の不都合が
生じる。Ｖ、の不拘シ性は半絶縁性ＧＩＬＡＩＩ基板に
起因しているものが多い。即ち半絶縁性ＧａＡｓ基板の
電気的特性−比抵抗、移動度環−熱的に不安定である。
るＦＩＴの閾値電圧（以下ｖＴと略称する）の均一化が
最も重要で、ｖＴの不均一のため、 Ｇ＆Ｊｋ！集積回
路が動作しない、動作してもＧａＡ！！集積回路の特徴
である高速、低消費電力化が達成できない等の不都合が
生じる。Ｖ、の不拘シ性は半絶縁性ＧＩＬＡＩＩ基板に
起因しているものが多い。即ち半絶縁性ＧａＡｓ基板の
電気的特性−比抵抗、移動度環−熱的に不安定である。
不均一である等の問題があった。
本発明は上記の従来の問題に鑑み、均一なＶ？を得るだ
めの半絶縁性ＧａＡｓ基板を提供することを目的とする
。
めの半絶縁性ＧａＡｓ基板を提供することを目的とする
。
問題点を解決するだめの手段
本発明は半絶縁性Ｇ！ＬＡＳ基板に新しい熱処理方法を
加えることにより、半絶縁性Ｇ＆ムＳ基板の電気的特性
の向上、均一化を図るものであり、具体的には半絶縁性
ＧａＡｓ基板にシリコン酸化膜（ＳｉＯ□）を付着せし
め、砒素（ムＳ）雰囲気中で熱処理するものである。
加えることにより、半絶縁性Ｇ＆ムＳ基板の電気的特性
の向上、均一化を図るものであり、具体的には半絶縁性
ＧａＡｓ基板にシリコン酸化膜（ＳｉＯ□）を付着せし
め、砒素（ムＳ）雰囲気中で熱処理するものである。
作用
本発明は、上記構成であり、 ＳｉＯ□と半絶縁性Ｇａ
Ａｓの界面近傍に半絶縁性ＧａＡｇ基板に含まれる残留
不純物等を集め、それらを除去することにより半絶縁性
ＧａＡＳ基板の均一化を図り、均一なＶアを得ることを
可能にするものである。
Ａｓの界面近傍に半絶縁性ＧａＡｇ基板に含まれる残留
不純物等を集め、それらを除去することにより半絶縁性
ＧａＡＳ基板の均一化を図り、均一なＶアを得ることを
可能にするものである。
実施例
第１図は本発明の一実施例にがかるＭＥＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
半絶縁性Ｇａ−人Ｓ基板１にＣ’／Ｄ （ケミカル ベ
イパー デポジシ、 ｙ ： Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ ）法を用いてＳｉＯ□膜
２を８００人堆積する。（第１図（ａ））ム５Ｈ３（ア
ルシン）−Ｈ２（水素）−ムｒ （アルゴン）からなる
雰囲気中で９００’Ｃで３０分間熱処理する。熱処理に
より５１０２ と半絶縁性ＧａＡｓ基板界面に残留不純
物の集積層３が形成される。（第１図（ｂ） ） Ｓｉ
Ｏ２膜２゜残留不純物の集積層３を除去しシリコン窒化
膜４をイオン注入のマスクとして用い、シリコン（Ｓｉ
）イオン５を注入し、８３０°Ｃで１６分間砒素雰囲気
中で熱処理し、ｎ型半導体層６を形成する。
イパー デポジシ、 ｙ ： Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ ）法を用いてＳｉＯ□膜
２を８００人堆積する。（第１図（ａ））ム５Ｈ３（ア
ルシン）−Ｈ２（水素）−ムｒ （アルゴン）からなる
雰囲気中で９００’Ｃで３０分間熱処理する。熱処理に
より５１０２ と半絶縁性ＧａＡｓ基板界面に残留不純
物の集積層３が形成される。（第１図（ｂ） ） Ｓｉ
Ｏ２膜２゜残留不純物の集積層３を除去しシリコン窒化
膜４をイオン注入のマスクとして用い、シリコン（Ｓｉ
）イオン５を注入し、８３０°Ｃで１６分間砒素雰囲気
中で熱処理し、ｎ型半導体層６を形成する。
（第１図（Ｃ） ） ｎ型皐導体層にオーミック電極か
らなるソース電極７．ドレイン電極８及びショットキ接
触となるゲート電極９を形成し、 Ｍｌ！：５ＦＩＣＴ
を構成する。（第１図（ｄ）） ＬＩＣＣｊ法（リキッド エンキャプシュレイテドチヲ
クラルスキー： Ｌｉｑｕｉｄ ＩＣｎｃａｐｓｕｌａ
ｔｅｄＣｚｏｃｈｒａｌｓｋｉ ）により製造した面方
位（１００）の半絶縁性ＧａムＳ基板を用い、本発明の
第１図に示した方法及び本発明の熱処理方法を用いない
従来方法で形成したＭＩＥＳＦＫＴのｖ、ｒを測定した
。
らなるソース電極７．ドレイン電極８及びショットキ接
触となるゲート電極９を形成し、 Ｍｌ！：５ＦＩＣＴ
を構成する。（第１図（ｄ）） ＬＩＣＣｊ法（リキッド エンキャプシュレイテドチヲ
クラルスキー： Ｌｉｑｕｉｄ ＩＣｎｃａｐｓｕｌａ
ｔｅｄＣｚｏｃｈｒａｌｓｋｉ ）により製造した面方
位（１００）の半絶縁性ＧａムＳ基板を用い、本発明の
第１図に示した方法及び本発明の熱処理方法を用いない
従来方法で形成したＭＩＥＳＦＫＴのｖ、ｒを測定した
。
デプレ−） シ、７型ＭＩＣ８ＦＩＣＴ（Ｄ−ＦＩＴ）
ｔｘンハンスメント型ＭＩＣ８ＦＫＴ（Ｋ−ＦＩＴ）の
ｎ型半導体層の形成条件としてＳｉのイオン注入条件は
加速電圧として１２ｏＫｅＶ及び７０ Ｋｅｙ、注入量
として２．ＯＸｌｏｍ 及び１．ｌＸ１０ ３’をそ
れぞれ用いた。次表は２インチ基板にそれぞれ３８０形
成したＭＸＳＦＩＣＴの従来例と本実施例のｖＴの平均
値、標準偏差を示す。
ｔｘンハンスメント型ＭＩＣ８ＦＫＴ（Ｋ−ＦＩＴ）の
ｎ型半導体層の形成条件としてＳｉのイオン注入条件は
加速電圧として１２ｏＫｅＶ及び７０ Ｋｅｙ、注入量
として２．ＯＸｌｏｍ 及び１．ｌＸ１０ ３’をそ
れぞれ用いた。次表は２インチ基板にそれぞれ３８０形
成したＭＸＳＦＩＣＴの従来例と本実施例のｖＴの平均
値、標準偏差を示す。
表から明らかな様に本実施例を用いることにより、標準
偏差が減少し、従来方法に比してＶアのバラツキが減少
する。又、本実施例の熱処理方法で処理した半絶縁性Ｇ
ａＡｇ基板を用いて形成したＭＩＥＳＦＫＴの相互コン
ダクタンス（ｇｍ）は従来例に比してＤ−ＦＩＣＴ
で約１６％、 ＩＣ−ＦＩＥＴ −？’約２６％向
上した。第２図に径方向のＤ−ＦＥＴ のｖ７の分布を
示す。第２図（ａ）は従来の方法を用い第２図（ｂ）は
本実施例の方法を用いている。第２図から明らかな様に
本発明を用いることにより隣接したＦＩＥＴ のｖＴ
のバラツキが特に改善される。
偏差が減少し、従来方法に比してＶアのバラツキが減少
する。又、本実施例の熱処理方法で処理した半絶縁性Ｇ
ａＡｇ基板を用いて形成したＭＩＥＳＦＫＴの相互コン
ダクタンス（ｇｍ）は従来例に比してＤ−ＦＩＣＴ
で約１６％、 ＩＣ−ＦＩＥＴ −？’約２６％向
上した。第２図に径方向のＤ−ＦＥＴ のｖ７の分布を
示す。第２図（ａ）は従来の方法を用い第２図（ｂ）は
本実施例の方法を用いている。第２図から明らかな様に
本発明を用いることにより隣接したＦＩＥＴ のｖＴ
のバラツキが特に改善される。
第１図（ｂ）で５ｉｎ２膜２を除去後、残留不純物の集
積層３の不純物としてカーボン（Ｃ）及びマンガン（Ｍ
ｎ）を測定した。Ｃはホトルミネッセンス法。
積層３の不純物としてカーボン（Ｃ）及びマンガン（Ｍ
ｎ）を測定した。Ｃはホトルミネッセンス法。
ＭｎはＳＩＭＳ法（セコンダリー イオン マイクロス
ヘクトロスコープ： ５ａｃｏｎａｔｒｙ ＩｏｎＭｉ
ｃｒｏ ５ｐｅｃｔｒｏｓｃｏｐｙ ）を用いて測定し
た。第３図は測定結果で、図から明らかな様に表面近傍
にＣ，Ｍｎ集積し、表面から１〜２μｍの所で減少し３
μｍ以上の所ではソ基板に含有されているしベルになる
。なお第３図中、実線はＣの場合１点線はＭｎの場合を
示す。それ故表面近傍の残留不純物の集積層を除去する
ことで、残留不純物の減少した層にｎ型半導体層６を形
成するのでＶアのバラツキ等が改善するものと考えられ
る。
ヘクトロスコープ： ５ａｃｏｎａｔｒｙ ＩｏｎＭｉ
ｃｒｏ ５ｐｅｃｔｒｏｓｃｏｐｙ ）を用いて測定し
た。第３図は測定結果で、図から明らかな様に表面近傍
にＣ，Ｍｎ集積し、表面から１〜２μｍの所で減少し３
μｍ以上の所ではソ基板に含有されているしベルになる
。なお第３図中、実線はＣの場合１点線はＭｎの場合を
示す。それ故表面近傍の残留不純物の集積層を除去する
ことで、残留不純物の減少した層にｎ型半導体層６を形
成するのでＶアのバラツキ等が改善するものと考えられ
る。
５ｉｎ２膜２の膜厚として０〜５ｏｏｏ人について実験
し、３００Å以下では％ ｖＴの隣接ＦＩＴのバラツキ
の改善が充分でなく、又残留不純物の減少した層の厚み
が約０．５μｍと薄く、ｎ型半導体層６の形成に基板に
含有している残留不純物が影響を及ぼす。ｓｉｏ□膜２
の膜厚を２５００Å以上にすると、ｖ７の隣接ｙｘ丁の
バラツキの改善が充分でなく、又相互コンダクタンスｇ
ｉｎも従来例とはソ同じで改善されない。５ｉｎ２膜２
の膜厚を２５ｏＯλ以上にすると熱処理で半絶縁性ＧＩ
ＬＡ！！基板１に微少欠陥に導入されるのではないかと
推論している。
し、３００Å以下では％ ｖＴの隣接ＦＩＴのバラツキ
の改善が充分でなく、又残留不純物の減少した層の厚み
が約０．５μｍと薄く、ｎ型半導体層６の形成に基板に
含有している残留不純物が影響を及ぼす。ｓｉｏ□膜２
の膜厚を２５００Å以上にすると、ｖ７の隣接ｙｘ丁の
バラツキの改善が充分でなく、又相互コンダクタンスｇ
ｉｎも従来例とはソ同じで改善されない。５ｉｎ２膜２
の膜厚を２５ｏＯλ以上にすると熱処理で半絶縁性ＧＩ
ＬＡ！！基板１に微少欠陥に導入されるのではないかと
推論している。
熱処理雰囲気としてムｒ砒素雰囲気の場合には、第３図
で残留不純物の集積層３でＭｎが実施例に比して約１桁
低い値となり、相互コンダクタンス（ｇａ）が従来例と
はソ同じ値で改善されない。
で残留不純物の集積層３でＭｎが実施例に比して約１桁
低い値となり、相互コンダクタンス（ｇａ）が従来例と
はソ同じ値で改善されない。
第１図で第１図（ｂ）の熱処理温度は第１図（０）のｎ
型半導体層６の形成温度より高いことが望ましい。
型半導体層６の形成温度より高いことが望ましい。
それにより基板に含有されている残留不純物によるｎ型
半導体層の影響を減少せしめることが出来る。
半導体層の影響を減少せしめることが出来る。
なお実施例ではｎ型半導体層６の形成にイオン注入法を
用いたかエビタクシャル法等で形成しても良いことは勿
論である。
用いたかエビタクシャル法等で形成しても良いことは勿
論である。
発明の効果
以上の様に、本発明の製造方法を用いることにより、例
えばＦＩＴに適用した場合ＦＩＣ丁のＶ。
えばＦＩＴに適用した場合ＦＩＣ丁のＶ。
の均一化ｓ ｇ”が向上するという効果を得ることが
出来、工業的価値が大きい。
出来、工業的価値が大きい。
第１図は本発明の一実施例におけるＦＩＴの製造方法を
説明するための断面図、第２図は本実施例と従来例、各
々におけるｖ７の径方向の分布を示す特性図、第３図は
同ＦＥＥＴのマンガン、カーボンの分布を示す図である
。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
５ｉｎ２膜、３・・・・・・残留不純物の集積層、６・
・・・・・ｎ型半導体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１ネト−
１イン ″ ９−−−デージ η 第２図 ＦＥＴ のブｊどず冒− ＦＥＴθ往ｌ 第３図
説明するための断面図、第２図は本実施例と従来例、各
々におけるｖ７の径方向の分布を示す特性図、第３図は
同ＦＥＥＴのマンガン、カーボンの分布を示す図である
。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
５ｉｎ２膜、３・・・・・・残留不純物の集積層、６・
・・・・・ｎ型半導体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１ネト−
１イン ″ ９−−−デージ η 第２図 ＦＥＴ のブｊどず冒− ＦＥＴθ往ｌ 第３図
Claims (4)
- （１）半絶縁性ＧａＡｓ基板にＳｉＯ＿２膜を付着せし
めた後、ＧａＡｓを構成する元素を含む雰囲気中で熱処
理する工程を含む半導体装置の製造方法。 - （２）ＳｉＯ＿２膜の厚みが３００Å以上２５００Å以
下である特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）熱処理雰囲気が少なくとも砒素及び水素を含むも
のである特許請求の範囲第１項記載の半導体装置の製造
方法。 - （４）熱処理する温度を後工程で熱処理する温度より高
く設定した特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15543985A JPS6216520A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15543985A JPS6216520A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216520A true JPS6216520A (ja) | 1987-01-24 |
Family
ID=15606055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15543985A Pending JPS6216520A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336970B1 (en) * | 1998-10-14 | 2002-01-08 | Dowa Mining Co., Ltd. | Surface preparation method and semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638827A (en) * | 1979-09-07 | 1981-04-14 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1985
- 1985-07-15 JP JP15543985A patent/JPS6216520A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638827A (en) * | 1979-09-07 | 1981-04-14 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336970B1 (en) * | 1998-10-14 | 2002-01-08 | Dowa Mining Co., Ltd. | Surface preparation method and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6362313A (ja) | 半導体装置の製造方法 | |
| JPS6216520A (ja) | 半導体装置の製造方法 | |
| JPS6292327A (ja) | 半導体装置及びその製造方法 | |
| JPS6390175A (ja) | 化合物半導体電界効果トランジスタの製造方法 | |
| JPH0245332B2 (ja) | ||
| JPH02292831A (ja) | 半導体装置の製造方法 | |
| JPS63161625A (ja) | 電界効果トランジスタの製造方法 | |
| JPS59181066A (ja) | 半導体装置の製造方法 | |
| JPH01260816A (ja) | 化合物半導体装置の製造方法 | |
| JPS6190470A (ja) | 化合物半導体装置の製造方法 | |
| JPS58145161A (ja) | 半導体装置の製造方法 | |
| JPH1174515A (ja) | 化合物半導体装置の製造方法及び化合物半導体装置 | |
| JPH028454B2 (ja) | ||
| JPS6347982A (ja) | 半導体装置 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPH0352238A (ja) | 化合物半導体装置の製造方法 | |
| JPS62250635A (ja) | 半導体装置の製造方法 | |
| JPS6271236A (ja) | 化合物半導体集積回路の製造法 | |
| JPS59193063A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6290979A (ja) | 半導体装置の製造方法 | |
| JPS6318677A (ja) | ３−５族半導体装置 | |
| JPS63255922A (ja) | 化合物半導体の熱処理方法 | |
| JPS6086869A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6318676A (ja) | ３−５族半導体装置 | |
| JPS60126870A (ja) | 電界効果トランジスタの製造方法 |