JPS6318676A - ３−５族半導体装置 - Google Patents
３−５族半導体装置Info
- Publication number
- JPS6318676A JPS6318676A JP16304286A JP16304286A JPS6318676A JP S6318676 A JPS6318676 A JP S6318676A JP 16304286 A JP16304286 A JP 16304286A JP 16304286 A JP16304286 A JP 16304286A JP S6318676 A JPS6318676 A JP S6318676A
- Authority
- JP
- Japan
- Prior art keywords
- ions
- semiconductor device
- region
- layer
- iii
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 150000001875 compounds Chemical class 0.000 title abstract 3
- 238000009826 distribution Methods 0.000 claims abstract description 10
- 238000002513 implantation Methods 0.000 claims abstract description 8
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 abstract description 29
- 230000000694 effects Effects 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000000460 chlorine Substances 0.000 abstract description 4
- 229910052801 chlorine Inorganic materials 0.000 abstract description 2
- -1 chlorine ions Chemical class 0.000 abstract description 2
- 230000003213 activating effect Effects 0.000 abstract 1
- 230000005669 field effect Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 8
- 238000000137 annealing Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- RCJVRSBWZCNNQT-UHFFFAOYSA-N dichloridooxygen Chemical compound ClOCl RCJVRSBWZCNNQT-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001793 charged compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000001894 space-charge-limited current method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、イオン注入法を用いたＩＩＩ −Ｖ族半導体
装置に関する。
装置に関する。
（従来技術とその問題点）
近年、半導体集積回路の高速化を目的として、ガリウム
砒素（以下ＧａＡｓと記す）半導体を動作層に用いるＧ
ａＡｓ集積回路の開発が活発にすすめられている。Ｇａ
Ａｓ集積回路の基本素子としては電界効果トランジスタ
が一般に用いられているが、かかる素子の動作層の形成
方法として均一性、制御性および量産性の見地からイオ
ン注入法が広く用いられている。
砒素（以下ＧａＡｓと記す）半導体を動作層に用いるＧ
ａＡｓ集積回路の開発が活発にすすめられている。Ｇａ
Ａｓ集積回路の基本素子としては電界効果トランジスタ
が一般に用いられているが、かかる素子の動作層の形成
方法として均一性、制御性および量産性の見地からイオ
ン注入法が広く用いられている。
ＧａＡｓ集積回路において回路の高速化を図るためには
、基本素子である電界効果トランジスタの相互コンダク
タンス（ｇｍ）を大きくすることが不可欠である。高い
ｇｍを得るためには、電界効果トランジスタのゲート長
を短くすればよいが、ゲート長をｌｐｍより短くすると
短チヤネル効果の影響により、電界効果トランジスタの
しきい値電圧が負側に変化する。短チヤネル効果は電界
効果トランジスタのしきい値電圧の制御性・均一性を悪
化させるばかりでなく、高いｇｍをもつエンハンスメン
ト型電界効果トランジスタの実現を困難にする原因とな
っている。
、基本素子である電界効果トランジスタの相互コンダク
タンス（ｇｍ）を大きくすることが不可欠である。高い
ｇｍを得るためには、電界効果トランジスタのゲート長
を短くすればよいが、ゲート長をｌｐｍより短くすると
短チヤネル効果の影響により、電界効果トランジスタの
しきい値電圧が負側に変化する。短チヤネル効果は電界
効果トランジスタのしきい値電圧の制御性・均一性を悪
化させるばかりでなく、高いｇｍをもつエンハンスメン
ト型電界効果トランジスタの実現を困難にする原因とな
っている。
短チヤネル効果を起こす原因としては、ソース・ドレイ
ン各ｎ＋コンタクト居間を空間電荷ルリ限電流として流
れる基板電流の影響が指状されており、この基板電流は
ｎ型動作層下にｐ壁埋込み層を設けることにより低減で
きることが報告されている（例えば、山崎（Ｋ、Ｙａｍ
ａｓａｋｉ）他、エレクトロニクス・しター ズ（Ｅｌ
ｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ、）２０ 巻、１０２
９ ペー ジ１９８４年）。第５図は、Ｓｉイオン注
入を用いて形成したｎ型動作層の下に、Ｂｅイオン注入
を用いてｐ型埋込層を形成したときのＳｉおよびＢｅ各
原子の濃度分布を示したものである。この方法では、Ｓ
ｉイオン注入されたｎ型動作層の中にもかなりな量のＢ
ｅが導入されることになる。ｎ型動作層中のＢｅは、動
作層の電子濃度の低下や電子移動度の低下の原因となり
、このため、ＳｉイオンとＢｅイオンの共注入法により
作製した電界効果トランジスタでは、高い胸が実現でき
ない欠点があった。
ン各ｎ＋コンタクト居間を空間電荷ルリ限電流として流
れる基板電流の影響が指状されており、この基板電流は
ｎ型動作層下にｐ壁埋込み層を設けることにより低減で
きることが報告されている（例えば、山崎（Ｋ、Ｙａｍ
ａｓａｋｉ）他、エレクトロニクス・しター ズ（Ｅｌ
ｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ、）２０ 巻、１０２
９ ペー ジ１９８４年）。第５図は、Ｓｉイオン注
入を用いて形成したｎ型動作層の下に、Ｂｅイオン注入
を用いてｐ型埋込層を形成したときのＳｉおよびＢｅ各
原子の濃度分布を示したものである。この方法では、Ｓ
ｉイオン注入されたｎ型動作層の中にもかなりな量のＢ
ｅが導入されることになる。ｎ型動作層中のＢｅは、動
作層の電子濃度の低下や電子移動度の低下の原因となり
、このため、ＳｉイオンとＢｅイオンの共注入法により
作製した電界効果トランジスタでは、高い胸が実現でき
ない欠点があった。
本発明の目的は、短チヤネル効果が低減でき、しかも高
いｇｍが実現できるＩＩＩ −Ｖ族半導体装置を提供す
ることにある。
いｇｍが実現できるＩＩＩ −Ｖ族半導体装置を提供す
ることにある。
（問題点を解決するための手段）
本発明によれば、ＩＩＩ −Ｖ族半導体装置のｎ型動作
領域において、前記ｎ型動作領域の厚さ以上の注入分布
深さを有する塩素イオン注入領域を有してなることを特
徴とするＩＩＩ −Ｖ族半導体装置が得られる。
領域において、前記ｎ型動作領域の厚さ以上の注入分布
深さを有する塩素イオン注入領域を有してなることを特
徴とするＩＩＩ −Ｖ族半導体装置が得られる。
（作用）
本発明は、半絶縁性ＧａＡｓ基板にイオン注入したｎ型
不純物の活性化率ならびに移動度が、ｎ型不純物と共に
塩素（Ｃ１）をイオン注入することにより改善され、し
かも塩素イオンの注入分布深さがｎ型動作層の厚さより
大きい場合には、電界効果トランジスタのしきい値電圧
のゲート長依存性が低減できるという実験事実に基づく
ものである。
不純物の活性化率ならびに移動度が、ｎ型不純物と共に
塩素（Ｃ１）をイオン注入することにより改善され、し
かも塩素イオンの注入分布深さがｎ型動作層の厚さより
大きい場合には、電界効果トランジスタのしきい値電圧
のゲート長依存性が低減できるという実験事実に基づく
ものである。
（実施例）
第１図は、本発明による半導体装置の断面構造図である
。半絶縁性ＧａＡｓ基板１にｎ型動作層１１およびｎ＋
コンタクト層９が形成されており、該ｎ型動作層領域に
重なる状態でｎ型動作層１１の厚さより深い注入分布を
有する塩素イオン注入領域１２が形成されている。第２
図に、ｎ型動作層１１および塩素イオン注入領域１２に
おける各不純物の深さ方向分布を示す。例として、ｎ型
動作層１１の形成法としては、Ｓｉイオン注入を用いた
場合について示した。半絶縁性ＧａＡｓ基板１にイオン
注入されたＳｉイオンの活性化率および移動度は、Ｓｉ
イオンと同時にＣＩイオンを共注入することにより、Ｓ
ｉイオン単独注入の場合に比べて大きくすることができ
る。−例として、２８３ｉイオンを５０ｋｅＶでＩ Ｘ
１０１１０１３ａ半絶縁性ＧａＡｓ基板に室温注入し
、さらに３５Ｃ１イオンを７５ｋｅＶで２×１０１３ｃ
ｍ−２同じく室温注入した後に８００°Ｃｌ２Ｏ分のア
ニールを行ったときの活性化率と移動度は、それぞれ４
５％、３０００ｃｍ２／Ｖ−ｓｅｅであった。これらの
値はＣｌイオン注入を行わなかった場合のＳｉイオンの
活性化率と移動度（それぞれ３５％、２８００ｃｍ２／
Ｖ−ｓｅｃ）に比べて良好な値を示している。
。半絶縁性ＧａＡｓ基板１にｎ型動作層１１およびｎ＋
コンタクト層９が形成されており、該ｎ型動作層領域に
重なる状態でｎ型動作層１１の厚さより深い注入分布を
有する塩素イオン注入領域１２が形成されている。第２
図に、ｎ型動作層１１および塩素イオン注入領域１２に
おける各不純物の深さ方向分布を示す。例として、ｎ型
動作層１１の形成法としては、Ｓｉイオン注入を用いた
場合について示した。半絶縁性ＧａＡｓ基板１にイオン
注入されたＳｉイオンの活性化率および移動度は、Ｓｉ
イオンと同時にＣＩイオンを共注入することにより、Ｓ
ｉイオン単独注入の場合に比べて大きくすることができ
る。−例として、２８３ｉイオンを５０ｋｅＶでＩ Ｘ
１０１１０１３ａ半絶縁性ＧａＡｓ基板に室温注入し
、さらに３５Ｃ１イオンを７５ｋｅＶで２×１０１３ｃ
ｍ−２同じく室温注入した後に８００°Ｃｌ２Ｏ分のア
ニールを行ったときの活性化率と移動度は、それぞれ４
５％、３０００ｃｍ２／Ｖ−ｓｅｅであった。これらの
値はＣｌイオン注入を行わなかった場合のＳｉイオンの
活性化率と移動度（それぞれ３５％、２８００ｃｍ２／
Ｖ−ｓｅｃ）に比べて良好な値を示している。
第３図（ａ）〜（ｇ）は、本発明によるＩＩＩ −Ｖ族
半導体装置を製造する場合について、製造工程順に半導
体装置の断面構造図を示したものである。まず、半絶縁
性ＧａＡｓ基板１上にホトレジスト２を用いてデバイス
形成領域のみを選択的に窓開けし、その後Ｓｉイオン３
を１０ｋｅＶでＩ Ｘ １０１３ｃｍ−２、またＣＩイ
オン４を２０ｋｅＶで２ Ｘ １０１３ｃｍ−２、それ
ぞれ全面注入してｎ型動作層５を形成する（第３図（ａ
）、（ｂ））。イオン注入後、ホトレジスト２を除去し
、アニール保護膜６としてＣＶＤＳｉ３Ｎ４膜を５０ｎ
ｍ被着する。動作層５のアニールは電気炉を用いて、水
素雰囲気中で８００°Ｃｌ２Ｏ分間行う（第３図（Ｃ）
）。その後、アニール保護膜を除去し、ゲート金属とし
てＷＳｉｘを５００ｎｍスパッタ蒸着する。ＳＦ６ガス
によるドライエツチングにより、０．５．１．０，１．
５，２．０ｐｍの各ゲート長をもつゲート電極７を形成
した後（第３図（ｄ））、ソースおよびドレイン領域の
ためのｎ中層としてＳｉイオン８を１００ｋｅＶで１×
１０１３ｃｍ−２注入してｎ＋コンタクト層９を形成す
る（第３図（ｅ））。ｎ中層のアニールは８００°Ｃ１
１０分間同じ＜ Ｓｉ３Ｎ４アニール保護膜６を用いて
行う（第３図（ｆ））。
半導体装置を製造する場合について、製造工程順に半導
体装置の断面構造図を示したものである。まず、半絶縁
性ＧａＡｓ基板１上にホトレジスト２を用いてデバイス
形成領域のみを選択的に窓開けし、その後Ｓｉイオン３
を１０ｋｅＶでＩ Ｘ １０１３ｃｍ−２、またＣＩイ
オン４を２０ｋｅＶで２ Ｘ １０１３ｃｍ−２、それ
ぞれ全面注入してｎ型動作層５を形成する（第３図（ａ
）、（ｂ））。イオン注入後、ホトレジスト２を除去し
、アニール保護膜６としてＣＶＤＳｉ３Ｎ４膜を５０ｎ
ｍ被着する。動作層５のアニールは電気炉を用いて、水
素雰囲気中で８００°Ｃｌ２Ｏ分間行う（第３図（Ｃ）
）。その後、アニール保護膜を除去し、ゲート金属とし
てＷＳｉｘを５００ｎｍスパッタ蒸着する。ＳＦ６ガス
によるドライエツチングにより、０．５．１．０，１．
５，２．０ｐｍの各ゲート長をもつゲート電極７を形成
した後（第３図（ｄ））、ソースおよびドレイン領域の
ためのｎ中層としてＳｉイオン８を１００ｋｅＶで１×
１０１３ｃｍ−２注入してｎ＋コンタクト層９を形成す
る（第３図（ｅ））。ｎ中層のアニールは８００°Ｃ１
１０分間同じ＜ Ｓｉ３Ｎ４アニール保護膜６を用いて
行う（第３図（ｆ））。
次に、ソースおよびドレイン用オーミック電極１０とし
てＡｕＧｅ−Ｎｉを真空蒸着し、４２０°Ｃのアロイン
グ工程の後、パッド電極としてＴｉ−Ａｕを前記ＡｕＧ
ｅ−Ｎｉ上に蒸着して電界効果トランジスタが完成する
（第３図（ｇ））。
てＡｕＧｅ−Ｎｉを真空蒸着し、４２０°Ｃのアロイン
グ工程の後、パッド電極としてＴｉ−Ａｕを前記ＡｕＧ
ｅ−Ｎｉ上に蒸着して電界効果トランジスタが完成する
（第３図（ｇ））。
本発明により得られた電界効果トランジスタのしきい値
電圧は、ゲート長０．５ｐｍの素子で一〇、０２Ｖであ
り、ｇｍの平均値は４６０ｍ５／ｍｍ、最大値としては
６０ｍ５／ｍｍを越える高い値が得られた。Ｃｌイオン
注入を行わずに作製した同様の素子では、しきい値電圧
−〇、２０Ｖで平均ｇｍは３８０ｍ５／ｍｍであり、Ｃ
Ｉイオン注入を行うことにより平均ｇｍが２０〜３０％
改善できることが実証された。
電圧は、ゲート長０．５ｐｍの素子で一〇、０２Ｖであ
り、ｇｍの平均値は４６０ｍ５／ｍｍ、最大値としては
６０ｍ５／ｍｍを越える高い値が得られた。Ｃｌイオン
注入を行わずに作製した同様の素子では、しきい値電圧
−〇、２０Ｖで平均ｇｍは３８０ｍ５／ｍｍであり、Ｃ
Ｉイオン注入を行うことにより平均ｇｍが２０〜３０％
改善できることが実証された。
また、本発明を用いた電界効果トランジスタでは、短チ
ヤネル効果も大幅に低減されている。第４図は、しきい
値電圧のゲート長依存性を示したものである。Ｓｉイオ
ンとＣ１イオンの共注入により作製した本発明による電
界効果トランジスタでは、ゲート長の短縮に伴うしきい
値電圧の変化が０．１Ｖ以下に抑えられているのに対し
、ＣＩイオン注入を行わなかった素子では、０．３ｖに
及びしきい値電圧の変化が生じており、本発明が、短チ
ヤネル効果の低減の観点からも有用であることが実証さ
れた。
ヤネル効果も大幅に低減されている。第４図は、しきい
値電圧のゲート長依存性を示したものである。Ｓｉイオ
ンとＣ１イオンの共注入により作製した本発明による電
界効果トランジスタでは、ゲート長の短縮に伴うしきい
値電圧の変化が０．１Ｖ以下に抑えられているのに対し
、ＣＩイオン注入を行わなかった素子では、０．３ｖに
及びしきい値電圧の変化が生じており、本発明が、短チ
ヤネル効果の低減の観点からも有用であることが実証さ
れた。
本実施例では、ＳｉイオンとＣ１イオン導入方法として
、それぞれ独立のイオン注入工程を用いたが、イオン種
として５ｉＣ１”、５ｉＣ１２”、５ｉＣ１３＋などの
分子状イオンを用いれば、１回のイオン注入工程によっ
ても本発明の効果を実現することが可能となる。
、それぞれ独立のイオン注入工程を用いたが、イオン種
として５ｉＣ１”、５ｉＣ１２”、５ｉＣ１３＋などの
分子状イオンを用いれば、１回のイオン注入工程によっ
ても本発明の効果を実現することが可能となる。
また、ＳｉイオンおよびＣＩイオンの各注入エネルギや
注入ドース量については、Ｃ１イオンの方がＳｉイオン
より深い注入イオン分布を与える限り、本実施例で用い
た数値以外の条件を用いても本発明の効果が同様に得ら
れることは言うまでもない。
注入ドース量については、Ｃ１イオンの方がＳｉイオン
より深い注入イオン分布を与える限り、本実施例で用い
た数値以外の条件を用いても本発明の効果が同様に得ら
れることは言うまでもない。
（発明の効果）
本発明の方法を用いることにより、高ｇ工で短チヤネル
効果の影響が少ないＩＩＩ −Ｖ族半導体装置が実現で
きる。特に、短チヤネル効果の低減により、エンハンス
メント型ＩＩＩ −Ｖ族半導体装置においても、５００
ｍ５／ｍｍ程度の高いｇｍを制御性良く実現することが
可能となる。
効果の影響が少ないＩＩＩ −Ｖ族半導体装置が実現で
きる。特に、短チヤネル効果の低減により、エンハンス
メント型ＩＩＩ −Ｖ族半導体装置においても、５００
ｍ５／ｍｍ程度の高いｇｍを制御性良く実現することが
可能となる。
なお、本発明によるＩＩＩ −Ｖ族半導体装置のｎ型動
作層には従来その影響が明らかにされていないＣ１原子
が多量に含まれており、Ｃ１原子の存在によるデバイス
特性への悪影響が懸念されるが、作製したＣＩ原子を動
作層に含む電界効果トランジスタのＤＣ特性にみられる
光応答やヒステリシスの程度は、従来法で作製したもの
と比較して有意な差はなく、Ｃ１原子の導入がデバイス
特性に悪い影響を与えることはないことが確認されてい
る。
作層には従来その影響が明らかにされていないＣ１原子
が多量に含まれており、Ｃ１原子の存在によるデバイス
特性への悪影響が懸念されるが、作製したＣＩ原子を動
作層に含む電界効果トランジスタのＤＣ特性にみられる
光応答やヒステリシスの程度は、従来法で作製したもの
と比較して有意な差はなく、Ｃ１原子の導入がデバイス
特性に悪い影響を与えることはないことが確認されてい
る。
第１図は、本発明の詳細な説明するための断面構造図、
第２図は、本発明の詳細な説明するための図、第３図（
ａ）〜（ｇ）は本発明の一実施例を工程順に示す断面図
、第４図は本発明の効果を示す図、第５図は従来の方法
による注入イオン濃度分布の例を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・、ホトレジスト
、３・・・Ｓｉイオン、 ４・・・Ｃ１イオン、
５、・・ｎ型動作層、 ６・・・アニール保護膜、
７・・・ゲート電極、 ８・・・Ｓｉイオン、９・
・・ｎ＋フンタクト層、１０・・・オーミック電極、１
１・・・ｎ型動作層、 １２・・・塩素イオン注入
領域。−一７ゝ 第１図 ７ゲート電極 １１ ｎ型動作層第２図 ０ ０．２ ０．４ 深さ （μｍ） 第３図 第３図 第４図 ０．１ ０．５ １ ２３ ゲート長 （μｍ）
第２図は、本発明の詳細な説明するための図、第３図（
ａ）〜（ｇ）は本発明の一実施例を工程順に示す断面図
、第４図は本発明の効果を示す図、第５図は従来の方法
による注入イオン濃度分布の例を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・、ホトレジスト
、３・・・Ｓｉイオン、 ４・・・Ｃ１イオン、
５、・・ｎ型動作層、 ６・・・アニール保護膜、
７・・・ゲート電極、 ８・・・Ｓｉイオン、９・
・・ｎ＋フンタクト層、１０・・・オーミック電極、１
１・・・ｎ型動作層、 １２・・・塩素イオン注入
領域。−一７ゝ 第１図 ７ゲート電極 １１ ｎ型動作層第２図 ０ ０．２ ０．４ 深さ （μｍ） 第３図 第３図 第４図 ０．１ ０．５ １ ２３ ゲート長 （μｍ）
Claims (1)
- III−Ｖ族半導体装置のｎ型動作領域において、前記ｎ
型動作領域の厚さ以上の注入分布深さを有する塩素イオ
ン注入領域を有してなることを特徴とするIII−Ｖ族半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304286A JPS6318676A (ja) | 1986-07-11 | 1986-07-11 | ３−５族半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304286A JPS6318676A (ja) | 1986-07-11 | 1986-07-11 | ３−５族半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318676A true JPS6318676A (ja) | 1988-01-26 |
Family
ID=15766078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16304286A Pending JPS6318676A (ja) | 1986-07-11 | 1986-07-11 | ３−５族半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057092A (ja) * | 2008-02-13 | 2014-03-27 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-07-11 JP JP16304286A patent/JPS6318676A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057092A (ja) * | 2008-02-13 | 2014-03-27 | Toshiba Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06310719A (ja) | Ｇｅ−ＳｉのＳＯＩ型ＭＯＳトランジスタ及びその製造方法 | |
| JPH036027A (ja) | ポリシリコンから形成される構造を形成し、かつ選択的に除去する方法 | |
| JPS60213052A (ja) | 高密度集積ｍｏｓｆｅｔ回路の製造方法 | |
| US4259779A (en) | Method of making radiation resistant MOS transistor | |
| JPH10284722A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPS6366969A (ja) | 高耐圧多結晶シリコン薄膜トランジスタ | |
| JPS6136975A (ja) | 半導体装置 | |
| JPS6318676A (ja) | ３−５族半導体装置 | |
| JPH0519979B2 (ja) | ||
| JPH04132232A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH10125919A (ja) | 半導体素子の電極形成方法 | |
| JPS6318677A (ja) | ３−５族半導体装置 | |
| JPH02224223A (ja) | 半導体装置 | |
| JPS6362274A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01251665A (ja) | ３−５族化合物半導体電界効果トランジスタの製造方法 | |
| KR940001398B1 (ko) | Mosfet 제조방법 | |
| JPS59165460A (ja) | 半導体装置およびその製造方法 | |
| JPS63117459A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPH04158529A (ja) | 半導体素子の製造方法 | |
| KR0166800B1 (ko) | 씨모스 소자의 제조방법 | |
| JP2713122B2 (ja) | 半導体装置の製造方法 | |
| JPH04369840A (ja) | 半導体装置の製造方法 | |
| JPH01286308A (ja) | ＧａＡｓ電界効果トランジスタの製造方法 | |
| JPS59150477A (ja) | 半導体装置の製造方法 | |
| KR970054483A (ko) | 문턱 전압 조절 모스 게이트 전력 소자의 제조 방법 |