JPH04158529A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） はの発明は、浅いＰ゛拡散層を持つＰ−チャンネルＭＯ
３ＦＥＴの形成に際し、短チャンネル効果を充分抑制で
きるようにした半導体素子の製造方法に関するものであ
る。

（従来の技術） ＭＯＳ　ＬＳＩ　の微細化とともに顕在化するｌＩＯ３
ＦＥＴの短チャンネル効果を抑止するためには、第３図
の断面図に示すようにＳｉ基板１に形成したソース・ド
レイン部２の拡散層深さＸｊを浅くし、かつゲート酸化
膜４を介して形成したゲート電極３の下への拡散層拡が
りΔＬを抑える必要がある。

Ｂイオン注入で形成するＰチャンネルＭＯＳ　ＦＥＴソ
ース・ドレイン用のＰ９拡散層は、Ｂがイオン注入時に
チャネリングを起こし３％（、Ｓｉ基板奥まで打ち込ま
れてしまうために、浅く形成することは難しい。

従来技術では、この問題を解決するために、特開昭６３
１５５７２０号公報に開示されているように、チャネリ
ングを抑えるための非晶質層形成を、Ｂイオン注入に先
立ってイオン注入によって行い、チャネリングを抑える
ことで、浅い拡散層を形成する方法をとっていた。

すなわち、第４図（ａ）ないし第４図（ｅｌはその工程
断面図である。この第４図（ａ）〜第４図（ｅｌにより
、従来の半導体装置の製造方法について概述する。

まず、第４図（ａ）に示すように、Ｎ型Ｓｉ基板１１上
に通常のＭＯＳ　ＬＳＩ製造工程にしたがって、フィー
ルド酸化１１１１２を形成した後、ゲート酸化膜１３を
乾燥酸素中にて形成する。

その後、ゲート電極として用いる低抵抗多結晶シリコン
を堆積し、通常のフォトリソグラフィ、あるいは電子ビ
ームリソグラフィを用いてゲート電極１４を形成する。

次に、第４図■）に示すように、ＳｉイオンをＮ型Ｓｉ
基板１１に注入し、Ｎ型Ｓ１基板１１中に非晶質層Ｊ５
を形成する。

次に、第４図（ｃ）に示すように、ソース・ドレイン１
６として用いるＰ″Ｎ接合層形成のためにＢＰ、　イオ
ンを１５ＫｅＶ、２×１５１５ＣＩ１１−２の条件で注
入する。このＢＦ、イオンの注入は低エネルギのＢイオ
ンを得るためであり、ＢＦ、イオン注入条件でＢの注入
深さは９００人となる。

次に、９５０°Ｃ１１５秒のランプアニールを行い、イ
オン注入により導入されたＢの活性化を行うとともに、
第４図（ｄ）に示すように、Ｂを拡散させ、非晶ｒｔ層
形成のためのイオン注入にともなう結晶欠陥１７の深さ
１０００人より深い所に接合面を形成する。

また、上記アニールにより、非晶質層１５の結晶性は回
復し、単結晶となるので、Ｓｉイオン注入はＰ゛層のソ
ース・ドレイン１６の抵抗等の電気特性に影響を与えな
くなる。

以上の方法で、ソース・ドレイン１６用の浅いＰ″ＮＮ
接合成した後は、通常のＭＯＳ　ＬＳＩ製造工程にした
がって、第４図（ｅ）に示すように、層間絶縁膜１８、
Ａｔ＠極１９を順次形成し、ＰチャンネルＭＯ５ＰＥＴ
が製造される。

（発明が解決しようとする課Ｈ） しかしながら、上記従来の半導体装置の製造方法では、
第５図の拡大断面図からも明らかなように、ゲート電極
１４の端部付近の非晶質化が不充分であったために、Ｂ
イオンの横方向へのチャネリングは抑えきれず、Ｂがゲ
ート電極１４の下の奥まで打ち込まれてしまう。

このため、第３図で示した拡散層拡がりΔＬを充分小さ
くすることができず、従来技術では短チャンネル効果を
満足いく程に抑えることは難しかった。

この発明は前記従来技術が持っている問題点のうち、ゲ
ート端付近の非晶質化が不充分であるために、この領域
でチャネリングが生し、ゲート電極下に拡散層が拡がっ
てしまうという問題点について解決した半導体素子の製
造方法を提供するものである。

（課題を解決するための手段） この発明は前記問題点を解決するために、半導体素子の
製造方法において、ゲート電極の上からのイオン注入に
よって、ソース・ドレイン部を非晶質化した後に、ゲー
ト電極両側に絶縁物質のスペーサを形成した後に電気的
に活性なイオンを打ち込む工程を導入したものである。

（作　用） この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、ゲート電極の上からの
イオン注入によってソース・ドレイン部を非晶質化した
後、ゲート電極の両側に絶縁物質でできたスペーサを形
成し、そののちに電気的に活性なイオンを注入すること
により、浅くかつ横方向拡がりの小さいＰ゛拡散層を持
つＰ−チャンネルＭＯ５ＰＥＴを形成でき、したがって
、前記問題点を除去できる。

（実施例） 以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｅ）はその一実施例の工程断面図であり、Ｐ−チャンネ
ルＭＯ５ＰＥＴ製造の実施例を示している。

まず、第１図（ａｌに示すように、半導体基板としての
Ｎ型Ｓｊ基板２１上に、通常工程によってゲート酸化膜
２２、低抵抗多結晶シリコンのゲート電極２３を形成す
る。

次に、第１図（ｂ）に示すように、非晶質化のためのＳ
ｉのイオン注入をエネルギ４ＱＫｅＶ、ドーズ量２　Ｘ
　１０　”ｃｔａ−”で行い、ソース・ドレイン部２４
をＮ型Ｓｉ基Ｆｉ２１の表面から深さ１００ｒ＋ｓ＋ま
で非晶質化する。

次に、通常工程によって、第１図（ｃ）に示すように、
ゲート電極２３の両側に酸化シリコンでできた絶縁物の
厚さ５Ｏｎｍのスペーサ２５を形成する。

次に、第１図（財）に示すようにソース・ドレインに用
いるＰ゛拡散層２６形成のためにＢＦｔ　イオンをＩ　
５　Ｋ　ｅ　Ｖ　、２　Ｘ　１０１　Ｓ　ｃｌｌ　−！
の条件でイオン注入する。

このとき、Ｂの注入深さは、シミュレーションによれば
、５Ｏｎｍとなり、また、スペーサ２５端から測った横
方開拡がりは４Ｏｎｍとなる。

そノ後、９５０　’ＣＩ　５秒のランプアニールを行い
、イオン注入により導入されたＢの活性化を行う、この
とき、Ｂは拡散し、最終的に拡散層深さは９Ｏｎｗ、ゲ
ート電極２３端から測った横方開拡がりは２Ｏｎ−とな
る。

第２閲は、シミュレーションで求めたＢ濃度のゲート電
極２３端からの横方向への分布である。

この第２図の特性ａはこの発明の工程を用いたときのＢ
濃度分布であり、第２図の特性すで示す従来の技術の横
方向チャネリングがあったとした場合の分布に比べると
、ゲート電極下への拡散層の拡がりが大きく抑えられて
いることがわかる。

以上のように、ソース　ドレイン用のＰ゛拡散層２６を
形成した後、通常ＭＯ５Ｃ５Ｉ製造工程によって第１図
（ｅｌに示すように、眉間絶縁膜２７、ＡＩ電極２８を
形成することで、浅く、拡がりの抑えられたＰ゛拡散層
２６を持つＰ−チャンスルＭＯ３ＰＥＴが製造される。

（発明の効果） 以上、詳述のごとく、この発明によれば、非晶質化のた
めのイオン注入をゲー）Ｗ極の上から行い、ソース・ド
レイン部を非晶質化した後にゲート電極の両側に絶縁物
のスペーサを形成し、電気的活性なイオンを注入するよ
うにしたので、電気的に活性なイオンの横方向チャネリ
ングが抑えられるとともに、ゲート電極両側のスペーサ
の分だけゲート下−・のＰ゛拡散層の拡がりが小さく抑
えられる。

これによって、短チャンネル効果が充分抑えられたトラ
ンジスタ特性の優れた微細Ｐ−チャンネルＭＯ５ＦＥＴ
が製造されると期待される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｅ）はこの発明の半導体素
子の製造方法の一実施例の工程断面図、第２図はシミュ
レーションで求めた同上実施例と従来の半導体装置の製
造方法によるＢ濃度分布図、第３図は従来のＭＯＳ　Ｆ
ＥＴ　のソース・ドレイン部の拡大断面図、第４図（ａ
）ないし第４図（ｅ）は従来の半導体装置の製造方法の
工程断面図、第５図は第４図の工程断面図中の非晶質層
の部分の拡大断面図である。 ２１・・・Ｎ型Ｓｉ基板、２２・・・ゲート酸化膜、２
３・・・ゲート電極、２４・・・ソース・ドレイン部、
２５・・・スペーサ、２６・・・Ｐ゛拡散層、２７・・
・１間絶縁膜、２８・・・八１１を極。 本発明の工程断面図 第ｆ図 寸　　− ＮＮ 従来のソース・ドレイン部の拡大断面図第３図 従来の非晶質層の部分の拡大断面図 第５図 駆　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　八−〜１寸　　　　　　ＯＱ Ｖ　　〜　　　−４１ｇ ６　　　　　　　　’ｃｏ■

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板上に、ゲート酸化膜を介してゲート電
   極を形成し、 このゲート電極の上から非晶質化のためのイオン注入を
   行ってソース・ドレイン部を非晶質化する工程と、 （ｂ）上記ゲート電極の両側に絶縁物によるスペーサを
   形成する工程と、 （ｃ）電気的に活性なイオンを上記ソース・ドレイン部
   に注入する工程と、 よりなる半導体素子の製造方法。