JP2691571B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 例えば選択ドーピング技術を利用することで生成され
る二次元電子ガス層をチャネルとする化合物半導体装置
を製造する方法の改良に関し、 横方向は勿論のこと、縦方向に於いても基板と能動領
域との電気的分離を行って、近接する半導体装置間の電
気的な干渉が発生するのを防止して集積度の向上を可能
とし、また、スルー・プットを向上させる為にバッファ
層を薄くしてもその上に良質の半導体層を容易にエピタ
キシャル成長させることができるように、更にまた、半
絶縁性化合物半導体基板とエピタキシャル成長化合物半
導体層の界面準位を低減させ得るようにすることを目的
とし、 半絶縁性化合物半導体基板を熱処理し表面のサーマル
・エッチングを行って自然酸化膜などを除去する工程
と、半絶縁性化合物半導体基板表面に後に成長される同
種の化合物半導体層（或いはアルミニウム含有化合物半
導体層）に比較し低い温度で全面に高抵抗の化合物半導
体層間分離層（或いはアルミニウム含有化合物半導体層
間分離層）を成長する工程と、次いで、該化合物半導体
層間分離層（或いはアルミニウム含有化合物半導体層間
分離層）上に能動層など必要な化合物半導体層を成長さ
せる工程と、次いで、該化合物半導体層表面から選択的
に酸素イオンを注入して前記化合物半導体層間分離層
（或いはアルミニウム含有化合物半導体層間分離層）に
達する高抵抗の素子間分離層を形成する工程とを含んで
なるよう構成する。
る二次元電子ガス層をチャネルとする化合物半導体装置
を製造する方法の改良に関し、 横方向は勿論のこと、縦方向に於いても基板と能動領
域との電気的分離を行って、近接する半導体装置間の電
気的な干渉が発生するのを防止して集積度の向上を可能
とし、また、スルー・プットを向上させる為にバッファ
層を薄くしてもその上に良質の半導体層を容易にエピタ
キシャル成長させることができるように、更にまた、半
絶縁性化合物半導体基板とエピタキシャル成長化合物半
導体層の界面準位を低減させ得るようにすることを目的
とし、 半絶縁性化合物半導体基板を熱処理し表面のサーマル
・エッチングを行って自然酸化膜などを除去する工程
と、半絶縁性化合物半導体基板表面に後に成長される同
種の化合物半導体層（或いはアルミニウム含有化合物半
導体層）に比較し低い温度で全面に高抵抗の化合物半導
体層間分離層（或いはアルミニウム含有化合物半導体層
間分離層）を成長する工程と、次いで、該化合物半導体
層間分離層（或いはアルミニウム含有化合物半導体層間
分離層）上に能動層など必要な化合物半導体層を成長さ
せる工程と、次いで、該化合物半導体層表面から選択的
に酸素イオンを注入して前記化合物半導体層間分離層
（或いはアルミニウム含有化合物半導体層間分離層）に
達する高抵抗の素子間分離層を形成する工程とを含んで
なるよう構成する。
本発明は、例えば選択ドーピング技術を利用すること
で生成される二次元電子ガス層をチャネルとする化合物
半導体装置を製造する方法の改良に関する。
で生成される二次元電子ガス層をチャネルとする化合物
半導体装置を製造する方法の改良に関する。
半導体装置の動作速度を向上する為、GaAs系など化合
物半導体の実用化が進められ、また、不純物ドーピング
領域とキャリア移動領域とを空間的に分離する、所謂、
選択ドーピング技術を適用し、生成される二次元状態の
電子をキャリヤとする高電子移動度電界効果トランジス
タ（high electron mobijity transistor:HEMT）などの
半導体装置が開発されている。
物半導体の実用化が進められ、また、不純物ドーピング
領域とキャリア移動領域とを空間的に分離する、所謂、
選択ドーピング技術を適用し、生成される二次元状態の
電子をキャリヤとする高電子移動度電界効果トランジス
タ（high electron mobijity transistor:HEMT）などの
半導体装置が開発されている。
このような半導体装置も、高集積化されるに及んで、
近接する半導体装置間の電気的干渉が発生し、相互の半
導体装置が動作不良となってしまうことが問題になりつ
つある。
近接する半導体装置間の電気的干渉が発生し、相互の半
導体装置が動作不良となってしまうことが問題になりつ
つある。
前記種類の半導体装置を製造する従来の方法に於いて
は、近接する半導体装置間を分離する手段として、 （１） 半導体装置間をエッチングして削り落とし、空
隙を形成する（リセス法） （２） 半導体装置間にイオン注入法で酸素を打ち込
み、高抵抗領域を形成する（酸素注入法） などが行われている。
は、近接する半導体装置間を分離する手段として、 （１） 半導体装置間をエッチングして削り落とし、空
隙を形成する（リセス法） （２） 半導体装置間にイオン注入法で酸素を打ち込
み、高抵抗領域を形成する（酸素注入法） などが行われている。
（１）のリセス法に依った場合、半導体装置間の電極
・配線を形成するのに空隙を通過する必要があることか
ら製造上の困難性がある。然しながら、（２）の酸素注
入法は高集積化に有効であるところから現在多用されて
いる。
・配線を形成するのに空隙を通過する必要があることか
ら製造上の困難性がある。然しながら、（２）の酸素注
入法は高集積化に有効であるところから現在多用されて
いる。
従来の技術では、前記したように、半導体装置間の電
気的分離には主として横方向について考慮されていて、
基板と素子間、即ち、縦方向については充分な対策は施
されていない。
気的分離には主として横方向について考慮されていて、
基板と素子間、即ち、縦方向については充分な対策は施
されていない。
然しながら、近年、基板として多用されている例えば
半絶縁性GaAs基板、ノン・ドープGaAsバッファ層、基板
とエピタキシャル成長半導体結晶層との界面に介挿され
る界面層なども近接する半導体装置間の電気的な干渉の
原因になることが判ってきた。
半絶縁性GaAs基板、ノン・ドープGaAsバッファ層、基板
とエピタキシャル成長半導体結晶層との界面に介挿され
る界面層なども近接する半導体装置間の電気的な干渉の
原因になることが判ってきた。
現在、例えば、半絶縁性GaAs基板としては、ノン・ド
ープの状態にCr−Ｏをドーピングして抵抗率を107〔Ω
・cm〕以上とされているに過ぎず、また、バッファ層と
してAlGaAs層を使用する試みもなされてはいるが、高集
積化する場合の電気的分離手段としては不充分である。
ープの状態にCr−Ｏをドーピングして抵抗率を107〔Ω
・cm〕以上とされているに過ぎず、また、バッファ層と
してAlGaAs層を使用する試みもなされてはいるが、高集
積化する場合の電気的分離手段としては不充分である。
本発明は、横方向は勿論のこと、縦方向に於いても基
板と能動領域との電気的分離を行って、近接する半導体
装置間の電気的な干渉が発生するのを防止して集積度の
向上を可能とし、また、スルー・プットを向上させる為
にバッファ層を薄くしてもその上に良質の半導体層を容
易にエピタキシャル成長させることができるように、更
にまた、半絶縁性化合物半導体基板とエピタキシャル成
長化合物半導体層の界面準位を低減させ得るようにす
る。
板と能動領域との電気的分離を行って、近接する半導体
装置間の電気的な干渉が発生するのを防止して集積度の
向上を可能とし、また、スルー・プットを向上させる為
にバッファ層を薄くしてもその上に良質の半導体層を容
易にエピタキシャル成長させることができるように、更
にまた、半絶縁性化合物半導体基板とエピタキシャル成
長化合物半導体層の界面準位を低減させ得るようにす
る。
例えば、GaAsを低温で成長させると高抵抗化すること
が知られ（要すれば、IEEE ELECTRON DEVICE LETTERS,V
OL.9,NO.2,FEBRUARY 1988 第77頁乃至第80頁参照）、
本発明に於いては、この現象を利用する。
が知られ（要すれば、IEEE ELECTRON DEVICE LETTERS,V
OL.9,NO.2,FEBRUARY 1988 第77頁乃至第80頁参照）、
本発明に於いては、この現象を利用する。
第１図は本発明の原理を説明する為の半導体装置（HE
MT）の要部切断側面図を表している。
MT）の要部切断側面図を表している。
図に於いて、１は半絶縁性GaAs基板、1Aはサーマル・
エッチング処理面、２は高抵抗化されているノン・ドー
プGaAs層間分離層、３はノン・ドープGaAs能動層、４は
SiをドーピングしたAlGaAs電子供給層、５はSiをドーピ
ングしたGaAsコンタクト層、６は二次元電子ガス層、７
は酸素を注入して形成した素子間分離層、8S1並びに8S2
はソース電極、8G1並びに8G2はゲート電極、8D1並びに8
D2はドレイン電極、10は合金化領域をそれぞれ示してい
る。
エッチング処理面、２は高抵抗化されているノン・ドー
プGaAs層間分離層、３はノン・ドープGaAs能動層、４は
SiをドーピングしたAlGaAs電子供給層、５はSiをドーピ
ングしたGaAsコンタクト層、６は二次元電子ガス層、７
は酸素を注入して形成した素子間分離層、8S1並びに8S2
はソース電極、8G1並びに8G2はゲート電極、8D1並びに8
D2はドレイン電極、10は合金化領域をそれぞれ示してい
る。
この半導体装置を製造する場合、半絶縁性GaAs基板１
の表面をサーマル・エッチングしてから、他のノン・ド
ープGaAs層を成長させる温度よりも低い温度で高抵抗の
GaAs層間分離層２を成長させ、その上にノン・ドープGa
As能動層３、n+型AlGaAs電子供給層４、n+型GaAsコンタ
クト層５などを順に成長させるようにし、その後、酸素
を選択的に注入して素子間分離層７を形成するようにし
ている。
の表面をサーマル・エッチングしてから、他のノン・ド
ープGaAs層を成長させる温度よりも低い温度で高抵抗の
GaAs層間分離層２を成長させ、その上にノン・ドープGa
As能動層３、n+型AlGaAs電子供給層４、n+型GaAsコンタ
クト層５などを順に成長させるようにし、その後、酸素
を選択的に注入して素子間分離層７を形成するようにし
ている。
このようにすることで、完成された素子は、それぞれ
が高抵抗化された層で囲まれた状態にあるので、それ等
に電気的な干渉が発生することはなくなる。
が高抵抗化された層で囲まれた状態にあるので、それ等
に電気的な干渉が発生することはなくなる。
前記したようなことから、本発明に依る化合物半導体
装置を製造する方法に於いては、半絶縁性化合物半導体
基板（例えば半絶縁性GaAs基板１）を熱処理し表面のサ
ーマル・エッチングを行って自然酸化膜などを除去する
工程と、次いで、該半絶縁性化合物半導体基板表面に後
に成長される同種の化合物半導体装置或いはアルミニウ
ム含有化合物半導体層（例えばノン・ドープGaAs能動層
３或いはn+型AlGaAs電子供給層４）に比較し低い温度で
全面に高抵抗の化合物半導体層間分離層或いはアルミニ
ウム含有化合物半導体層間分離層（例えばノン・ドープ
GaAs層間分離層２或いはノン・ドープAlGaAs層間分離層
２′）を成長する工程と、次いで、該化合物半導体層間
分離層或いはアルミニウム含有化合物半導体層間分離層
上に能動層など必要な化合物半導体層を成長させる工程
と、次いで、該化合物半導体層表面から選択的に酸素イ
オンを注入して前記化合物半導体層間分離層或いはアル
ミニウム含有化合物半導体層間分離層に達する高抵抗の
素子間分離層（例えば酸素を注入して形成した素子間分
離層７）を形成する工程とを含んでいる。
装置を製造する方法に於いては、半絶縁性化合物半導体
基板（例えば半絶縁性GaAs基板１）を熱処理し表面のサ
ーマル・エッチングを行って自然酸化膜などを除去する
工程と、次いで、該半絶縁性化合物半導体基板表面に後
に成長される同種の化合物半導体装置或いはアルミニウ
ム含有化合物半導体層（例えばノン・ドープGaAs能動層
３或いはn+型AlGaAs電子供給層４）に比較し低い温度で
全面に高抵抗の化合物半導体層間分離層或いはアルミニ
ウム含有化合物半導体層間分離層（例えばノン・ドープ
GaAs層間分離層２或いはノン・ドープAlGaAs層間分離層
２′）を成長する工程と、次いで、該化合物半導体層間
分離層或いはアルミニウム含有化合物半導体層間分離層
上に能動層など必要な化合物半導体層を成長させる工程
と、次いで、該化合物半導体層表面から選択的に酸素イ
オンを注入して前記化合物半導体層間分離層或いはアル
ミニウム含有化合物半導体層間分離層に達する高抵抗の
素子間分離層（例えば酸素を注入して形成した素子間分
離層７）を形成する工程とを含んでいる。
前記手段を採ることに依り、半絶縁性化合物半導体基
板と高抵抗化合物半導体層間分離層との間に於ける界面
準位は1011〔cm-2〕程度となり、従来技術に依った場合
は1012〔cm-2〕程度であったのと比較すると約１桁も低
減され、従って、ノン・ドープ化合物半導体バッファ層
を薄く形成しても、その上に成長させる諸化合物半導体
層は良質なものとなり、特に、HEMTの場合には、動作時
に於ける基板バイアス効果を排除できることが確認され
ている。また、ノン・ドープ化合物半導体層の所定層を
他の同種の層に比較して低い温度で成長させることに依
って高抵抗化し、半絶縁性化合物半導体基板の影響が半
導体装置に及ばないようにしている。尚、一般に、化合
物半導体結晶を成長中に基板温度を低くすると、結晶中
に欠陥が多く導入される。これは、基板温度が低いこと
に依ってGaやAsなどの元素が正常な格子位置に入り難く
なって欠陥が生成されるものであり、このような格子欠
陥は、結晶中で深い準位の電子トラップとなるので結晶
が高抵抗化するのである。
板と高抵抗化合物半導体層間分離層との間に於ける界面
準位は1011〔cm-2〕程度となり、従来技術に依った場合
は1012〔cm-2〕程度であったのと比較すると約１桁も低
減され、従って、ノン・ドープ化合物半導体バッファ層
を薄く形成しても、その上に成長させる諸化合物半導体
層は良質なものとなり、特に、HEMTの場合には、動作時
に於ける基板バイアス効果を排除できることが確認され
ている。また、ノン・ドープ化合物半導体層の所定層を
他の同種の層に比較して低い温度で成長させることに依
って高抵抗化し、半絶縁性化合物半導体基板の影響が半
導体装置に及ばないようにしている。尚、一般に、化合
物半導体結晶を成長中に基板温度を低くすると、結晶中
に欠陥が多く導入される。これは、基板温度が低いこと
に依ってGaやAsなどの元素が正常な格子位置に入り難く
なって欠陥が生成されるものであり、このような格子欠
陥は、結晶中で深い準位の電子トラップとなるので結晶
が高抵抗化するのである。
第１図に見られるHEMTに於いては、能動層３の一部が
層間分離層２或いは層間分離層２′と共にバッファ層の
役目を果たすのであるが、それ等を薄く形成することが
可能であれば、酸素を注入することで高抵抗化した素子
間分離層と高抵抗の層間分離層とを衝合させる際、酸素
打ち込みは浅くて済み、従って、その構成の実現は容易
であり、そのようにすることで、横方向は勿論、縦方向
に於いても基板と能動領域との電気的分離が行われるの
で、素子間の電気的干渉は殆どなくなり、高集積化して
も性能の劣化は発生しない。
層間分離層２或いは層間分離層２′と共にバッファ層の
役目を果たすのであるが、それ等を薄く形成することが
可能であれば、酸素を注入することで高抵抗化した素子
間分離層と高抵抗の層間分離層とを衝合させる際、酸素
打ち込みは浅くて済み、従って、その構成の実現は容易
であり、そのようにすることで、横方向は勿論、縦方向
に於いても基板と能動領域との電気的分離が行われるの
で、素子間の電気的干渉は殆どなくなり、高集積化して
も性能の劣化は発生しない。
本発明一実施例を説明するに先立ち、それに適用する
のに好適な分子線エピタキシャル成長（molecular beam
epitaxy:MBE）装置について説明する。
のに好適な分子線エピタキシャル成長（molecular beam
epitaxy:MBE）装置について説明する。
第２図は本発明を実施する場合に用いるMBE装置の一
例を解説する為の要部説明図を表し、第１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
例を解説する為の要部説明図を表し、第１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
図に於いて、11は結晶成長室、12はゲート・バルブ、
13はヒータ、14は熱電対、15はサセプタ、16は液体窒素
シュラウド、17AはGaの分子線源ファーネス、17BはAlの
分子線源ファーネス、17Cは第一のAs分子線源ファーネ
ス、17Dは第二のAs分子線源ファーネス、17EはSiの分子
線源ファーネス、18A乃至18Eはシャッタをそれぞれ示し
ている。
13はヒータ、14は熱電対、15はサセプタ、16は液体窒素
シュラウド、17AはGaの分子線源ファーネス、17BはAlの
分子線源ファーネス、17Cは第一のAs分子線源ファーネ
ス、17Dは第二のAs分子線源ファーネス、17EはSiの分子
線源ファーネス、18A乃至18Eはシャッタをそれぞれ示し
ている。
第３図乃至第７図は本発明一実施例を解説する為の工
程要所に於けるHEMTの要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。尚、第１図及び第２図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
程要所に於けるHEMTの要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。尚、第１図及び第２図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
第３図参照 （１） 半絶縁性GaAs基板１をMBE装置に於ける結晶成
長室11のサセプタ15に装着し、第一のAs分子線源ファー
ネス17Cのシャッタ18Cを開き、As分子線を照射しつつ基
板１の温度を例えば750〔℃〕に上昇させ、その状態を
例えば３〔分〕間維持することに依ってサーマル・エッ
チングを行う。
長室11のサセプタ15に装着し、第一のAs分子線源ファー
ネス17Cのシャッタ18Cを開き、As分子線を照射しつつ基
板１の温度を例えば750〔℃〕に上昇させ、その状態を
例えば３〔分〕間維持することに依ってサーマル・エッ
チングを行う。
（２） 基板１の温度が例えば200〔℃〕程度になるま
で自然冷却し、その状態を維持する。
で自然冷却し、その状態を維持する。
第４図参照 （３） 前記工程（２）の状態を維持しつつ、Ga分子線
源ファーネス17Aのシャッタ18Aを開き、厚さが例えば20
0〔Å〕程度であるノン・ドープGaAs層間分離層２を成
長させる。
源ファーネス17Aのシャッタ18Aを開き、厚さが例えば20
0〔Å〕程度であるノン・ドープGaAs層間分離層２を成
長させる。
このノン・ドープGaAs層間分離層２は、前記した通
り、通常のノン・ドープGaAs層を成長させる温度に比較
して著しく低温であることから、その抵抗値は高くな
り、層間分離の役目を充分に果たすことができる。尚、
その厚さは200〔Å〕乃至2000〔Å〕の範囲で選択する
ことができる。
り、通常のノン・ドープGaAs層を成長させる温度に比較
して著しく低温であることから、その抵抗値は高くな
り、層間分離の役目を充分に果たすことができる。尚、
その厚さは200〔Å〕乃至2000〔Å〕の範囲で選択する
ことができる。
第５図参照 （４） 基板１の温度を再び上昇させて例えば680
〔℃〕となし、その温度を維持しながら厚さが例えば0.
2〔μｍ〕程度であるノン・ドープGaAs能動層３を成長
させ、次いで、Al分子線源17Bのシャッタ18B及びSi分子
線源17Eのシャッタ18Eを開いてSiを例えば１×1018〔cm
-3〕程度ドーピングした厚さが例えば0.09〔μｍ〕程度
のAlGaAs電子供給層４を成長させ、その後、Al分子線源
17Bのシャッタ18Bを閉成してSiを例えば１×1018〔c
m-3〕程度ドーピングした厚さが例えば0.01〔μｍ〕程
度のGaAsコンタクト層５を成長させる。
〔℃〕となし、その温度を維持しながら厚さが例えば0.
2〔μｍ〕程度であるノン・ドープGaAs能動層３を成長
させ、次いで、Al分子線源17Bのシャッタ18B及びSi分子
線源17Eのシャッタ18Eを開いてSiを例えば１×1018〔cm
-3〕程度ドーピングした厚さが例えば0.09〔μｍ〕程度
のAlGaAs電子供給層４を成長させ、その後、Al分子線源
17Bのシャッタ18Bを閉成してSiを例えば１×1018〔c
m-3〕程度ドーピングした厚さが例えば0.01〔μｍ〕程
度のGaAsコンタクト層５を成長させる。
このようにして各半導体層を積層すると、能動層３と
電子供給層４との界面に於ける能動層３側には二次元電
子ガス層６が生成されることは云うまでもない。
電子供給層４との界面に於ける能動層３側には二次元電
子ガス層６が生成されることは云うまでもない。
ここで成長させた能動層３は、その一部が層間分離層
２と共にバッファ層の役目を果たすのであるが、その厚
さは、前記した通り、0.2〔μｍ〕程度であり、従来技
術に依る能動層が0.6〔μｍ〕程度もあったのに比較す
ると著しく薄いが、それでも二次元電子ガス層６が生成
される部分の結晶性は大変に良好であり、これは、前記
サーマル・エッチングを実施したことに依って基板１と
層間分離層２との界面に準位が極めて少なく、従って、
層間分離層２の結晶性が良好であり、その良さが能動層
３にも引き継がれていることに起因するものであり、こ
のように、能動層３を薄く形成できることからスルー・
プットは大きく向上する。
２と共にバッファ層の役目を果たすのであるが、その厚
さは、前記した通り、0.2〔μｍ〕程度であり、従来技
術に依る能動層が0.6〔μｍ〕程度もあったのに比較す
ると著しく薄いが、それでも二次元電子ガス層６が生成
される部分の結晶性は大変に良好であり、これは、前記
サーマル・エッチングを実施したことに依って基板１と
層間分離層２との界面に準位が極めて少なく、従って、
層間分離層２の結晶性が良好であり、その良さが能動層
３にも引き継がれていることに起因するものであり、こ
のように、能動層３を薄く形成できることからスルー・
プットは大きく向上する。
第６図参照 （５） 基板１をMBE装置から取り出し、通常のフォト
・リソグラフィ技術におけるレジスト・プロセスを適用
することに依り、素子間分離層形成予定部分に開口をも
つフォト・レジスト・マスクを形成してから、基板１を
再びイオン注入装置に於けるイオン注入室に配置し、ド
ーズ量を例えば１×1012〔cm-2〕程度、加速エネルギを
例えば100〔Kev〕程度として選択的に酸素イオンの打ち
込みを行い、層間分離層２に到達する素子間分離層７を
形成する。
・リソグラフィ技術におけるレジスト・プロセスを適用
することに依り、素子間分離層形成予定部分に開口をも
つフォト・レジスト・マスクを形成してから、基板１を
再びイオン注入装置に於けるイオン注入室に配置し、ド
ーズ量を例えば１×1012〔cm-2〕程度、加速エネルギを
例えば100〔Kev〕程度として選択的に酸素イオンの打ち
込みを行い、層間分離層２に到達する素子間分離層７を
形成する。
第７図参照 （４） 通常の技術を適用することに依り、ゲート領域
に於けるリセス形成、ソース電極8S1並びに8S2、ドレイ
ン電極8D1並びに8D2などの形成、それ等と二次元電子ガ
ス層６とのオーミック・コンタクトを採る為の合金化処
理などを行い、その後、ゲート電極8G1並びに8G2を形成
して完成する。尚、記号10は前記合金化処理で生成され
た合金化領域を指示していることは前記した通りであ
る。
に於けるリセス形成、ソース電極8S1並びに8S2、ドレイ
ン電極8D1並びに8D2などの形成、それ等と二次元電子ガ
ス層６とのオーミック・コンタクトを採る為の合金化処
理などを行い、その後、ゲート電極8G1並びに8G2を形成
して完成する。尚、記号10は前記合金化処理で生成され
た合金化領域を指示していることは前記した通りであ
る。
第８図乃至第12図は本発明に於ける他の実施例を解説
する為の工程要所に於けるHEMTの要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。尚、第１
図乃至第６図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
する為の工程要所に於けるHEMTの要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。尚、第１
図乃至第６図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
第８図参照 （１） 半絶縁性GaAs基板１をMBE装置に於ける結晶成
長室11のサセプタ15に装着し、第一のAs分子線源ファー
ネス17Cのシャッタ18Cを開き、As分子線を照射しつつ基
板１の温度を約600〔℃〕を越える例えば750〔℃〕に上
昇させ、その状態を例えば３〔分〕間維持することに依
ってサーマル・エッチングを行って自然酸化膜を除去す
る。
長室11のサセプタ15に装着し、第一のAs分子線源ファー
ネス17Cのシャッタ18Cを開き、As分子線を照射しつつ基
板１の温度を約600〔℃〕を越える例えば750〔℃〕に上
昇させ、その状態を例えば３〔分〕間維持することに依
ってサーマル・エッチングを行って自然酸化膜を除去す
る。
（２） 基板１の温度が例えば400〔℃〕程度になるま
で自然冷却し、その状態を維持する。
で自然冷却し、その状態を維持する。
第９図参照 （３） 前記工程（２）の状態を維持しつつ、Ga分子線
源ファーネス17Aのシャッタ18A及びAl分子線源17Bのシ
ャッタ18Bを開き、厚さが例えば200〔Å〕程度であるノ
ン・ドープAlGaAs層間分離層２′を成長させる。
源ファーネス17Aのシャッタ18A及びAl分子線源17Bのシ
ャッタ18Bを開き、厚さが例えば200〔Å〕程度であるノ
ン・ドープAlGaAs層間分離層２′を成長させる。
このノン・ドープAlGaAs層間分離層２′は、通常のノ
ン・ドープAlGaAs層を成長させる温度に比較して著しく
低温であることから、その抵抗値は高くなり、層間分離
の役目を充分に果たすことができる。尚、この場合も厚
さは200〔Å〕乃至2000〔Å〕の範囲で選択することが
できる。
ン・ドープAlGaAs層を成長させる温度に比較して著しく
低温であることから、その抵抗値は高くなり、層間分離
の役目を充分に果たすことができる。尚、この場合も厚
さは200〔Å〕乃至2000〔Å〕の範囲で選択することが
できる。
第10図参照 （４） Al分子線源17Bのシャッタ18Bを閉じてから、基
板１の温度を再び上昇させて例えば680〔℃〕となし、
その温度を維持しながら厚さが例えば0.2〔μｍ〕程度
であるノン・ドープGaAs能動層３を成長させ、次いで、
Al分子線源17Bのシャッタ18B及びSi分子線源17Eのシャ
ッタ18Eを開いてSiを例えば１×1018〔cm-3〕程度ドー
ピングした厚さ例えば0.09〔μｍ〕程度のAlGaAs電子供
給層４を成長させ、次いで、Al分子線源17Bのシャッタ1
8Bを閉じてSiを例えば１×1018〔cm-3〕程度ドーピング
した厚さ例えば0.01〔μｍ〕程度のGaAsコンタクト層５
を成長させる。
板１の温度を再び上昇させて例えば680〔℃〕となし、
その温度を維持しながら厚さが例えば0.2〔μｍ〕程度
であるノン・ドープGaAs能動層３を成長させ、次いで、
Al分子線源17Bのシャッタ18B及びSi分子線源17Eのシャ
ッタ18Eを開いてSiを例えば１×1018〔cm-3〕程度ドー
ピングした厚さ例えば0.09〔μｍ〕程度のAlGaAs電子供
給層４を成長させ、次いで、Al分子線源17Bのシャッタ1
8Bを閉じてSiを例えば１×1018〔cm-3〕程度ドーピング
した厚さ例えば0.01〔μｍ〕程度のGaAsコンタクト層５
を成長させる。
このようにして各半導体層を積層すると、能動層３と
電子供給層４との界面に於ける能動層３側に二次元電子
ガス層６が生成されること、また、能動層３を薄く形成
できるのでスルー・プットは大きく向上することなど
は、さきに説明した実施例と変わりない。
電子供給層４との界面に於ける能動層３側に二次元電子
ガス層６が生成されること、また、能動層３を薄く形成
できるのでスルー・プットは大きく向上することなど
は、さきに説明した実施例と変わりない。
第11図参照 （５） 基板１をMBE装置から取り出し、通常のフォト
・リソグラフィ技術に於けるレジスト・プロセスを適用
することに依り、素子間分離層形成予定部分に開口をも
つフォト・レジスト・マスクを形成してから、基板１を
再びイオン注入装置に於けるイオン注入室に配置し、ド
ーズ量を例えば１×1012〔cm-2〕程度、加速エネルギを
例えば100〔KeV〕程度として選択的に酸素イオンの打ち
込みを行い、表面から層間分離層２に到達する素子間分
離層７を形成する。
・リソグラフィ技術に於けるレジスト・プロセスを適用
することに依り、素子間分離層形成予定部分に開口をも
つフォト・レジスト・マスクを形成してから、基板１を
再びイオン注入装置に於けるイオン注入室に配置し、ド
ーズ量を例えば１×1012〔cm-2〕程度、加速エネルギを
例えば100〔KeV〕程度として選択的に酸素イオンの打ち
込みを行い、表面から層間分離層２に到達する素子間分
離層７を形成する。
第12図参照 （６） 通常の技術を適用することに依り、ゲート領域
に於けるリセス形成、ソース電極8S1並びに8S2、ドレイ
ン電極8D1並びに8D2などの形成、それ等と二次元電子ガ
ス層６とのオーミック・コンタクトを採る為の合金化処
理などを行い、その後、ゲート電極8G1並びに8G2を形成
して完成する。尚、記号10は前記合金化処理で生成され
た合金化領域を指示していることは前記した通りであ
る。
に於けるリセス形成、ソース電極8S1並びに8S2、ドレイ
ン電極8D1並びに8D2などの形成、それ等と二次元電子ガ
ス層６とのオーミック・コンタクトを採る為の合金化処
理などを行い、その後、ゲート電極8G1並びに8G2を形成
して完成する。尚、記号10は前記合金化処理で生成され
た合金化領域を指示していることは前記した通りであ
る。
前記何れの実施例に依った場合にも、完成されたHEMT
の間に電気的干渉が発生することは全くなかった。ま
た、第一の実施例と第二の実施例との主たる相違点は層
間分離層２及び層間分離層２′との材料としてGaAsとAl
GaAsがそれぞれ採用されていることであるが、GaAsに比
較してAlGaAsは深い準位の電子トラップが多い為、高抵
抗化が容易である。
の間に電気的干渉が発生することは全くなかった。ま
た、第一の実施例と第二の実施例との主たる相違点は層
間分離層２及び層間分離層２′との材料としてGaAsとAl
GaAsがそれぞれ採用されていることであるが、GaAsに比
較してAlGaAsは深い準位の電子トラップが多い為、高抵
抗化が容易である。
本発明に依る化合物半導体装置の製造方法に於いて
は、半絶縁性化合物半導体基板表面のサーマル・エッチ
ングを行い、その上に低温成長で高抵抗化した化合物半
導体層間分離層（或いはアルミニウム含有化合物半導体
層間分離層）及び必要な化合物半導体層を順に成長さ
せ、表面から前記高抵抗化した化合物半導体層間分離層
（或いはアルミニウム含有化合物半導体層間分離層）に
達する高抵抗の素子間分離層を形成するようにしてい
る。
は、半絶縁性化合物半導体基板表面のサーマル・エッチ
ングを行い、その上に低温成長で高抵抗化した化合物半
導体層間分離層（或いはアルミニウム含有化合物半導体
層間分離層）及び必要な化合物半導体層を順に成長さ
せ、表面から前記高抵抗化した化合物半導体層間分離層
（或いはアルミニウム含有化合物半導体層間分離層）に
達する高抵抗の素子間分離層を形成するようにしてい
る。
前記構成を採ることに依り、得られる化合物半導体装
置に於いては、横方向は勿論のこと、縦方向に於いても
基板と能動領域との電気的分離が行われ、近接する半導
体装置間の電気的な干渉が発生するのは防止されるので
集積度を向上させることが可能となり、また、半絶縁性
化合物半導体基板とエピタキシャル成長化合物半導体層
との間の界面準位を低減させることが可能であるから、
バッファ層を薄くしても、その上に良質の半導体層を容
易にエピタキシャル成長させることができ、スルー・プ
ットが向上するのみならず、表面から層間分離層に達す
る素子間分離層を容易に形成することができる。
置に於いては、横方向は勿論のこと、縦方向に於いても
基板と能動領域との電気的分離が行われ、近接する半導
体装置間の電気的な干渉が発生するのは防止されるので
集積度を向上させることが可能となり、また、半絶縁性
化合物半導体基板とエピタキシャル成長化合物半導体層
との間の界面準位を低減させることが可能であるから、
バッファ層を薄くしても、その上に良質の半導体層を容
易にエピタキシャル成長させることができ、スルー・プ
ットが向上するのみならず、表面から層間分離層に達す
る素子間分離層を容易に形成することができる。
第１図は本発明の原理を説明する為の半導体装置の要部
切断側面図、第２図は本発明を実施する為のMBE装置、
第３図乃至第７図は本発明一実施例を説明する為の工程
要所に於けるHEMTの要部切断側面図、第８図乃至第12図
は本発明に於ける他の実施例を説明する為の工程要所に
於けるHEMTの要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２は高抵抗化され
たノン・ドープGaAs層間分離層、２′は高抵抗化された
ノン・ドープAlGaAs層間分離層、３はノン・ドープGaAs
能動層、４はSiをドーピングしたAlGaAs電子供給層、５
はSiをドーピングしたGaAsコンタクト層、６は二次元電
子ガス層、７は酸素を注入して形成した素子間分離層、
8S1及び8S2はソース電極、8G1及び8G2はゲート電極、8
D1及び8D2はドレイン電極、10は合金化領域をそれぞれ
示している。
切断側面図、第２図は本発明を実施する為のMBE装置、
第３図乃至第７図は本発明一実施例を説明する為の工程
要所に於けるHEMTの要部切断側面図、第８図乃至第12図
は本発明に於ける他の実施例を説明する為の工程要所に
於けるHEMTの要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２は高抵抗化され
たノン・ドープGaAs層間分離層、２′は高抵抗化された
ノン・ドープAlGaAs層間分離層、３はノン・ドープGaAs
能動層、４はSiをドーピングしたAlGaAs電子供給層、５
はSiをドーピングしたGaAsコンタクト層、６は二次元電
子ガス層、７は酸素を注入して形成した素子間分離層、
8S1及び8S2はソース電極、8G1及び8G2はゲート電極、8
D1及び8D2はドレイン電極、10は合金化領域をそれぞれ
示している。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 (72)発明者 横山 照夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭59−224117（ＪＰ，Ａ) 特開 昭59−55074（ＪＰ，Ａ) 特開 昭62−11221（ＪＰ，Ａ) 特開 昭62−35577（ＪＰ，Ａ) 特開 平１−302742（ＪＰ，Ａ) 特開 平２−43765（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半絶縁性化合物半導体基板を熱処理し表面
のサーマル・エッチングを行って自然酸化膜などを除去
する工程と、 次いで、該半絶縁性化合物半導体基板表面に後に成長さ
れる同種の化合物半導体層に比較し低い温度で全面に高
抵抗の化合物半導体層間分離層を成長する工程と、 次いで、該化合物半導体層間分離層上に能動層など必要
な化合物半導体層を成長させる工程と、 次いで、該化合物半導体層表面から選択的に酸素イオン
を注入して前記化合物半導体層間分離層に達する高抵抗
の素子間分離層を形成する工程と を含んでなることを特徴とする化合物半導体装置の製造
方法。 - 【請求項２】半絶縁性化合物半導体基板を熱処理し表面
のサーマル・エッチングを行って自然酸化膜などを除去
する工程と、 次いで、該半絶縁性化合物半導体基板表面に後に成長さ
れる同種のアルミニウム含有化合物半導体層に比較し低
い温度で全面に高抵抗のアルミニウム含有化合物半導体
層間分離層を成長する工程と、 次いで、該アルミニウム含有化合物半導体層間分離層上
に能動層など必要な化合物半導体層を成長させる工程と 次いで、該化合物半導体層表面から選択的に酸素イオン
を注入して前記高抵抗のアルミニウム含有化合物半導体
層間分離層に達する高抵抗の素子間分離層を形成する工
程と を含んでなることを特徴とする化合物半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20264988A JP2691571B2 (ja) | 1988-08-16 | 1988-08-16 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20264988A JP2691571B2 (ja) | 1988-08-16 | 1988-08-16 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0252440A JPH0252440A (ja) | 1990-02-22 |
| JP2691571B2 true JP2691571B2 (ja) | 1997-12-17 |
Family
ID=16460844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20264988A Expired - Lifetime JP2691571B2 (ja) | 1988-08-16 | 1988-08-16 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691571B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249776A (ja) * | 2010-04-30 | 2011-12-08 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169065A (ja) * | 1992-12-01 | 1994-06-14 | Nec Corp | 化合物半導体集積回路の製造方法 |
-
1988
- 1988-08-16 JP JP20264988A patent/JP2691571B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249776A (ja) * | 2010-04-30 | 2011-12-08 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
| US9559196B2 (en) | 2010-04-30 | 2017-01-31 | Sumitomo Chemical Company, Limited | Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0252440A (ja) | 1990-02-22 |
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