JPH0252440A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0252440A JPH0252440A JP20264988A JP20264988A JPH0252440A JP H0252440 A JPH0252440 A JP H0252440A JP 20264988 A JP20264988 A JP 20264988A JP 20264988 A JP20264988 A JP 20264988A JP H0252440 A JPH0252440 A JP H0252440A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 150000001875 compounds Chemical class 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 153
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000011229 interlayer Substances 0.000 claims abstract description 41
- 238000002955 isolation Methods 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000001301 oxygen Substances 0.000 claims abstract description 17
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 17
- -1 oxygen ions Chemical class 0.000 claims abstract description 7
- 238000000926 separation method Methods 0.000 claims description 30
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 39
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 7
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 5
- 230000005533 two-dimensional electron gas Effects 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 238000005275 alloying Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010893 electron trap Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば選択ドーピング技術を利用することで生成される
二次元電子ガス層をチャネルとする化合物半導体装置を
製造する方法の改良に関し、横方向は勿論のこと、縦方
向に於いても基板と能動領域との電気的分離を行って、
近接する半導体装置間の電気的な干渉が発生するのを防
止して集積度の向上を可能とし、また、スルー・プツト
を向上させる為にバッファ層を薄くしてもその上に良質
の半導体層を容易にエピタキシャル成長させることがで
きるように、更にまた、半絶縁性化合物半導体基板とエ
ピタキシャル成長化合物半導体層の界面準位を低減させ
得るようにすることを目的とし、 半絶縁性化合物半導体基板を熱処理し表面のサーマル・
エッチングを行って自然酸化膜などを除去する工程と、
半絶縁性化合物半導体基板表面に後に成長される同種の
化合物半導体層（或いはアルミニウム含有化合物半導体
層）に比較し低い温度で全面に高抵抗の化合物半導体層
間分離層（或いはアルミニウム含有化合物半導体層間分
離層）を成長する工程と、次いで、該化合物半導体眉間
分離層（或いはアルミニウム含有化合物半導体層間分離
層）上に能動層など必要な化合物半導体層を成長させる
工程と、次いで、該化合物半導体層表面から選択的に酸
素イオンを注入して前記化合物半導体層間分離層（或い
はアルミニウム含有化合物半導体層間分離層）に達する
高抵抗の素子間分離層を形成する工程とを含んでなるよ
う構成する。
二次元電子ガス層をチャネルとする化合物半導体装置を
製造する方法の改良に関し、横方向は勿論のこと、縦方
向に於いても基板と能動領域との電気的分離を行って、
近接する半導体装置間の電気的な干渉が発生するのを防
止して集積度の向上を可能とし、また、スルー・プツト
を向上させる為にバッファ層を薄くしてもその上に良質
の半導体層を容易にエピタキシャル成長させることがで
きるように、更にまた、半絶縁性化合物半導体基板とエ
ピタキシャル成長化合物半導体層の界面準位を低減させ
得るようにすることを目的とし、 半絶縁性化合物半導体基板を熱処理し表面のサーマル・
エッチングを行って自然酸化膜などを除去する工程と、
半絶縁性化合物半導体基板表面に後に成長される同種の
化合物半導体層（或いはアルミニウム含有化合物半導体
層）に比較し低い温度で全面に高抵抗の化合物半導体層
間分離層（或いはアルミニウム含有化合物半導体層間分
離層）を成長する工程と、次いで、該化合物半導体眉間
分離層（或いはアルミニウム含有化合物半導体層間分離
層）上に能動層など必要な化合物半導体層を成長させる
工程と、次いで、該化合物半導体層表面から選択的に酸
素イオンを注入して前記化合物半導体層間分離層（或い
はアルミニウム含有化合物半導体層間分離層）に達する
高抵抗の素子間分離層を形成する工程とを含んでなるよ
う構成する。
本発明は、例えば選択ドーピング技術を利用することで
生成される二次元電子ガス層をチャネルとする化合物半
導体装置を製造する方法の改良に関する。
生成される二次元電子ガス層をチャネルとする化合物半
導体装置を製造する方法の改良に関する。
半導体装置の動作速度を向上する為、ＧａＡｓ系など化
合物半導体の実用化が進められ、また、不純物ドーピン
グ領域とキャリヤ移動領域とを空間的に分離する、所謂
、選択ドーピング技術を適用し、生成される二次元状態
の電子をキャリヤとする高電子移動度電界効果トランジ
スタ（ｈ ｉ ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）などの
半導体装置が開発されている。
合物半導体の実用化が進められ、また、不純物ドーピン
グ領域とキャリヤ移動領域とを空間的に分離する、所謂
、選択ドーピング技術を適用し、生成される二次元状態
の電子をキャリヤとする高電子移動度電界効果トランジ
スタ（ｈ ｉ ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）などの
半導体装置が開発されている。
このような半導体装置も、高集積化されるに及んで、近
接する半導体装置間の電気的干渉が発生し、相互の半導
体装置が動作不良となってしまうことが問題になりつつ
ある。
接する半導体装置間の電気的干渉が発生し、相互の半導
体装置が動作不良となってしまうことが問題になりつつ
ある。
前記種類の半導体装置を製造する従来の方法に於いては
、近接する半導体装置間を分離する手段として、 （１１半導体装置間をエツチングして削り落とし、空隙
を形成する（リセス法） （２）半導体装置間にイオン注入法で酸素を打ち込み、
高抵抗領域を形成する（酸素注入法）などが行われてい
る。
、近接する半導体装置間を分離する手段として、 （１１半導体装置間をエツチングして削り落とし、空隙
を形成する（リセス法） （２）半導体装置間にイオン注入法で酸素を打ち込み、
高抵抗領域を形成する（酸素注入法）などが行われてい
る。
＋１＞のリセス法に依った場合、半導体装置間の電極・
配線を形成するのに空隙を通過する必要があることから
製造上の困難性がある。然しながら、（２）の酸素注入
法は高集積化に有効であるところから現在多用されてい
る。
配線を形成するのに空隙を通過する必要があることから
製造上の困難性がある。然しながら、（２）の酸素注入
法は高集積化に有効であるところから現在多用されてい
る。
従来の技術では、前記したように、半導体装置間の電気
的分離には主として横方向について考慮されていて、基
板と素子間、即ち、縦方向については充分な対策は施さ
れていない。
的分離には主として横方向について考慮されていて、基
板と素子間、即ち、縦方向については充分な対策は施さ
れていない。
然しなから、近年、基板として多用されている例えば半
絶縁性ＧａＡｓ基板、ノン・ドープＧａＡｓバッフプ層
、基板とエビクキシャル成長半導体結晶層との界面に介
挿される界面層なども近接する半導体装置間の電気的な
干渉の原因になることが判ってきた。
絶縁性ＧａＡｓ基板、ノン・ドープＧａＡｓバッフプ層
、基板とエビクキシャル成長半導体結晶層との界面に介
挿される界面層なども近接する半導体装置間の電気的な
干渉の原因になることが判ってきた。
現在、例えば、半絶縁性ＧａＡｓ基板としては、ノン・
ドープの状態にＣｒ−０をドーピングして抵抗率を１０
７ 〔Ω・ω〕以上とされているに過ぎず、また、バッ
ファ層としてＡｌＧａＡｓ層を使用する試みもなされて
はいるが、高集積化する場合の電気的分離手段としては
不充分である。
ドープの状態にＣｒ−０をドーピングして抵抗率を１０
７ 〔Ω・ω〕以上とされているに過ぎず、また、バッ
ファ層としてＡｌＧａＡｓ層を使用する試みもなされて
はいるが、高集積化する場合の電気的分離手段としては
不充分である。
本発明は、横方向は勿論のこと、縦方向に於いても基板
と能動領域との電気的分離を行って、近接する半導体装
置間の電気的な干渉が発生するのを防止して集積度の向
上を可能とし、また、スルー・プツトを向上させる為に
バッファ層を薄くしてもその上に良質の半導体層を容易
にエピタキシャル成長させることができるように、更に
また、半絶縁性化合物半導体基板とエピタキシャル成長
化合物半導体層の界面準位を低減させ得るようにする。
と能動領域との電気的分離を行って、近接する半導体装
置間の電気的な干渉が発生するのを防止して集積度の向
上を可能とし、また、スルー・プツトを向上させる為に
バッファ層を薄くしてもその上に良質の半導体層を容易
にエピタキシャル成長させることができるように、更に
また、半絶縁性化合物半導体基板とエピタキシャル成長
化合物半導体層の界面準位を低減させ得るようにする。
例えば、ＧａＡｓを低温で成長させると高抵抗化するこ
とが知られ（要すれば、ＩＥＥＥ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲ３゜ＶＯＬ、９．Ｎ
ｏ、２．ＦＥＢＲＵＡＲＹ １９’８８ 第７７頁乃
至第８０頁参照）、本発明に於いては、この現象を利用
する。
とが知られ（要すれば、ＩＥＥＥ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲ３゜ＶＯＬ、９．Ｎ
ｏ、２．ＦＥＢＲＵＡＲＹ １９’８８ 第７７頁乃
至第８０頁参照）、本発明に於いては、この現象を利用
する。
第１図は本発明の詳細な説明する為の半導体装置（ＨＥ
ＭＴ）の要部切断側面図を表している。
ＭＴ）の要部切断側面図を表している。
図に於いて、１は半絶縁性ＧａＡｓ基板、ＩＡはサーマ
ル・エッチング処理面、２は高抵抗化されているノン・
ドープＧａＡｓ層間分離層、３はノン・ドープＧａＡｓ
能動層、４はＳｉをドーピングしたＡｎＧａＡｓ電子供
給層、５はＳｔをドーピングしたＧａＡｓコンタクト層
、６は二次元電子ガス層、７は酸素を注入して形成した
素子間分離層、８３１並びに８３□はソース電極、８，
１並びに８゜はゲート電極、８０１並びに８゜はドレイ
ン電極、１０は合金化領域をそれぞれ示している。
ル・エッチング処理面、２は高抵抗化されているノン・
ドープＧａＡｓ層間分離層、３はノン・ドープＧａＡｓ
能動層、４はＳｉをドーピングしたＡｎＧａＡｓ電子供
給層、５はＳｔをドーピングしたＧａＡｓコンタクト層
、６は二次元電子ガス層、７は酸素を注入して形成した
素子間分離層、８３１並びに８３□はソース電極、８，
１並びに８゜はゲート電極、８０１並びに８゜はドレイ
ン電極、１０は合金化領域をそれぞれ示している。
この半導体装置を製造する場合、半絶縁性ＧａＡｓ基板
ｌの表面をサーマル・エッチングしてから、他のノン・
ドープＧａＡｓ層を成長させる温度よりも低い温度で高
抵抗のＧａＡｓ層間分離層２を成長させ、その上にノン
・ドープＧａＡｓ能動層３、ｎ＋型ＡｆｆＧａＡｓ電子
供給層４、ｎ＋型ＧａＡｓコンタクト層５などを順に成
長させるようにし、その後、酸素を選択的に注入して素
子間分離層７を形成するようにしている。
ｌの表面をサーマル・エッチングしてから、他のノン・
ドープＧａＡｓ層を成長させる温度よりも低い温度で高
抵抗のＧａＡｓ層間分離層２を成長させ、その上にノン
・ドープＧａＡｓ能動層３、ｎ＋型ＡｆｆＧａＡｓ電子
供給層４、ｎ＋型ＧａＡｓコンタクト層５などを順に成
長させるようにし、その後、酸素を選択的に注入して素
子間分離層７を形成するようにしている。
このようにすることで、完成された素子は、それぞれが
高抵抗化された層で囲まれた状態にあるので、それ等に
電気的な干渉が発生することはなくなる。
高抵抗化された層で囲まれた状態にあるので、それ等に
電気的な干渉が発生することはなくなる。
前記したようなことから、本発明に依る化合物半導体装
置を製造する方法に於いては、半絶縁性化合物半導体基
板（例えば半絶縁性ＧａＡｓ基板１）を熱処理し表面の
サーマル・エッチングを行って自然酸化膜などを除去す
る工程と、次いで、該半絶縁性化合物半導体基板表面に
後に成長される同種の化合物半導体層或いはアルミニウ
ム含有化合物半導体層（例えばノン・ドープＧａＡｓ能
動層３或いはｎ＋型Ａ＆ＧａＡｓ電子供給層４）に比較
し低い温度で全面に高抵抗の化合物半導体層間分離層或
いはアルミニウム含有化合物半導体層間分離層（例えば
ノン・ドープＧａＡｓ層間分離層２或いはノン・ドープ
ＡＡＧａＡｓ層間分離層２′）を成長する工程と、次い
で、該化合物半導体層間分離層或いはアルミニウム含有
化合物半導体層間分離層上に能動層など必要な化合物半
導体層を成長させる工程と、次いで、該化合物半導体層
表面から選択的に酸素イオンを注入して前記化合物半導
体層間分離層或いはアルミニウム含有化合物半導体層間
分離層に達する高抵抗の素子間分離層（例えば酸素を注
入して形成した素子間分離層７）を形成する工程とを含
んでいる。
置を製造する方法に於いては、半絶縁性化合物半導体基
板（例えば半絶縁性ＧａＡｓ基板１）を熱処理し表面の
サーマル・エッチングを行って自然酸化膜などを除去す
る工程と、次いで、該半絶縁性化合物半導体基板表面に
後に成長される同種の化合物半導体層或いはアルミニウ
ム含有化合物半導体層（例えばノン・ドープＧａＡｓ能
動層３或いはｎ＋型Ａ＆ＧａＡｓ電子供給層４）に比較
し低い温度で全面に高抵抗の化合物半導体層間分離層或
いはアルミニウム含有化合物半導体層間分離層（例えば
ノン・ドープＧａＡｓ層間分離層２或いはノン・ドープ
ＡＡＧａＡｓ層間分離層２′）を成長する工程と、次い
で、該化合物半導体層間分離層或いはアルミニウム含有
化合物半導体層間分離層上に能動層など必要な化合物半
導体層を成長させる工程と、次いで、該化合物半導体層
表面から選択的に酸素イオンを注入して前記化合物半導
体層間分離層或いはアルミニウム含有化合物半導体層間
分離層に達する高抵抗の素子間分離層（例えば酸素を注
入して形成した素子間分離層７）を形成する工程とを含
んでいる。
前記手段を採ることに依り、半絶縁性化合物半導体基板
と高抵抗化合物半導体層間分離層との間に於ける界面準
位は１０” （ｃｍ−”）程度となり、従来技術に依
った場合はｌ Ｑ１０ （ｃｍ−２）程度であったのと
比較すると約１桁も低減され、従って、ノン・ドープ化
合物半導体バッファ層を薄（形成しても、その上に成長
させる諸化合物半導体層は良質なものとなり、特に、Ｈ
ＥＭＴの場合には、動作時に於ける基板バイアス効果を
排除できることが確認されている。また、ノン・ドープ
化合物半導体層の所定層を他の同種の層に比較して低い
温度で成長させることに依って高抵抗化し、半絶縁性化
合物半導体基板の影響が半導体装置に及ばないようにし
ている。尚、一般に、化合物半導体結晶を成長中に基板
温度を低くすると、結晶中に欠陥が多く導入される。こ
れは、基板温度が低いことに依ってＧａやＡｓなどの元
素が正常な格子位置に入り難くなって欠陥が生成される
ものであリ、このような格子欠陥は、結晶中で深い準位
の電子トラップとなるので結晶が高抵抗化するのである
。
と高抵抗化合物半導体層間分離層との間に於ける界面準
位は１０” （ｃｍ−”）程度となり、従来技術に依
った場合はｌ Ｑ１０ （ｃｍ−２）程度であったのと
比較すると約１桁も低減され、従って、ノン・ドープ化
合物半導体バッファ層を薄（形成しても、その上に成長
させる諸化合物半導体層は良質なものとなり、特に、Ｈ
ＥＭＴの場合には、動作時に於ける基板バイアス効果を
排除できることが確認されている。また、ノン・ドープ
化合物半導体層の所定層を他の同種の層に比較して低い
温度で成長させることに依って高抵抗化し、半絶縁性化
合物半導体基板の影響が半導体装置に及ばないようにし
ている。尚、一般に、化合物半導体結晶を成長中に基板
温度を低くすると、結晶中に欠陥が多く導入される。こ
れは、基板温度が低いことに依ってＧａやＡｓなどの元
素が正常な格子位置に入り難くなって欠陥が生成される
ものであリ、このような格子欠陥は、結晶中で深い準位
の電子トラップとなるので結晶が高抵抗化するのである
。
第１図に見られるＨＥＭＴに於いては、能動層３の一部
が層間分離層２或いは層間分離層２′と共にバッファ層
の役目を果たすのであるが、それ等を薄（形成すること
が可能であれば、酸素を注入することで高抵抗化した素
子間分離層と高抵抗の層間分離層とを衝合させる際、酸
素打ち込みは浅くて済み、従って、その構成の実現は容
易であり、そのようにすることで、横方向は勿論、縦方
向に於いても基板と能動領域との電気的分離が行われる
ので、素子間の電気的干渉は殆どなくなり、高集積化し
ても性能の劣化は発生しない。
が層間分離層２或いは層間分離層２′と共にバッファ層
の役目を果たすのであるが、それ等を薄（形成すること
が可能であれば、酸素を注入することで高抵抗化した素
子間分離層と高抵抗の層間分離層とを衝合させる際、酸
素打ち込みは浅くて済み、従って、その構成の実現は容
易であり、そのようにすることで、横方向は勿論、縦方
向に於いても基板と能動領域との電気的分離が行われる
ので、素子間の電気的干渉は殆どなくなり、高集積化し
ても性能の劣化は発生しない。
本発明一実施例を説明するに先立ち、それに適用するの
に好適な分子線エピタキシャル成長（ｍｏｌｅｃｕｌａ
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）装置につ
いて説明する。
に好適な分子線エピタキシャル成長（ｍｏｌｅｃｕｌａ
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）装置につ
いて説明する。
第２図は本発明を実施する場合に用いるＭＢＥ装置の一
例を解説する為の要部説明図を表し、第１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
例を解説する為の要部説明図を表し、第１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
図に於いて、工１は結晶成長室、１２はゲート・バルブ
、１３はヒータ、１４は熱電対、１５はサセプタ、１６
は液体窒素シュラウド、１７ＡはＧａの分子線源ファー
ネス、１７ＢはＡ７！の分子線源ファーネス、１７Ｃは
第一のＡｓ分子線源ファーネス、１７Ｄは第二のＡｓ分
子線源ファーネス、１７ＥはＳｉの分子線源ファーネス
、１８Ａ乃至１８Ｅはシャッタをそれぞれ示している。
、１３はヒータ、１４は熱電対、１５はサセプタ、１６
は液体窒素シュラウド、１７ＡはＧａの分子線源ファー
ネス、１７ＢはＡ７！の分子線源ファーネス、１７Ｃは
第一のＡｓ分子線源ファーネス、１７Ｄは第二のＡｓ分
子線源ファーネス、１７ＥはＳｉの分子線源ファーネス
、１８Ａ乃至１８Ｅはシャッタをそれぞれ示している。
第３図乃至第７図は本発明一実施例を解説する為の工程
要所に於けるＨＥＭＴの要部切断側面図を表し、以下、
これ等の図を参照しつつ説明する。
要所に於けるＨＥＭＴの要部切断側面図を表し、以下、
これ等の図を参照しつつ説明する。
尚、第１図及び第２図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
部分を示すか或いは同じ意味を持つものとする。
第３図参照
（１）半絶縁性ＧａＡｓ基板１をＭＢＥ装置に於ける結
晶成長室１１のサセプタ１５に装着し、第一のＡｓ分子
線源ファーネス１７Ｃのシャッタ１８Ｃを開き、Ａｓ分
子線を照射しつつ基板１の温度を例えば７５０（’Ｃ）
に上昇させ、その状態を例えば３ 〔分〕間維持するこ
とに依ってサーマル・エッチングを行う。
晶成長室１１のサセプタ１５に装着し、第一のＡｓ分子
線源ファーネス１７Ｃのシャッタ１８Ｃを開き、Ａｓ分
子線を照射しつつ基板１の温度を例えば７５０（’Ｃ）
に上昇させ、その状態を例えば３ 〔分〕間維持するこ
とに依ってサーマル・エッチングを行う。
（２）基板Ｉの温度が例えば２００〔℃〕程度になるま
で自然冷却し、その状態を維持する。
で自然冷却し、その状態を維持する。
第４図参照
（３）前記工程（２）の状態を維持しつつ、Ｇａ分子線
源ファーネス１７Ａのシャッタ１８Ａを開き、厚さが例
えば２０ＯＣ人〕程度であるノン・ドープＧａＡｓ層間
分離層２を成長させる。
源ファーネス１７Ａのシャッタ１８Ａを開き、厚さが例
えば２０ＯＣ人〕程度であるノン・ドープＧａＡｓ層間
分離層２を成長させる。
このノン・ドープＧａＡｓ層間分離層２は、前記した通
り、通常のノン・ドープＧａＡｓ層を成長させる温度に
比較して著しく低温であることから、その抵抗値は高く
なり、眉間分離の役目を充分に果たすことができる。尚
、その厚さは２００〔人〕乃至２０００ （人〕の範囲
で選択することができる。
り、通常のノン・ドープＧａＡｓ層を成長させる温度に
比較して著しく低温であることから、その抵抗値は高く
なり、眉間分離の役目を充分に果たすことができる。尚
、その厚さは２００〔人〕乃至２０００ （人〕の範囲
で選択することができる。
第５図参照
（４） 基Ｆｉ１の温度を再び上昇させて例えば６８
０（’Ｃ）となし、その温度を維持しながら厚さが例え
ば０．２〔μｍ〕程度であるノン・ドープＧａＡｓ能動
層３を成長させ、次いで、Ａβ分子線源１７Ｂのシャッ
タ１８Ｂ及びＳｉ分子線源１７Ｅのシャッタ１８Ｅを開
いてＳｔを例えばＩ Ｘ １０ ” （ｃｍ−３）程
度ドーピングした厚さが例えば０．０９ （、ｃｒｍ
）程度のＡｆｆＧａＡＳ電子供給層４を成長させ、その
後、Ａ１分子線源１７Ｂのシャッタ１８Ｂを閉成してＳ
ｉを例えばＩ Ｘ １０１８（ｃｍ−’）程度ドーピン
グした厚さが例えば０．Ｏｆ （，１７ｍ）程度のＧ
ａＡｓコンタクト層５を成長させる。
０（’Ｃ）となし、その温度を維持しながら厚さが例え
ば０．２〔μｍ〕程度であるノン・ドープＧａＡｓ能動
層３を成長させ、次いで、Ａβ分子線源１７Ｂのシャッ
タ１８Ｂ及びＳｉ分子線源１７Ｅのシャッタ１８Ｅを開
いてＳｔを例えばＩ Ｘ １０ ” （ｃｍ−３）程
度ドーピングした厚さが例えば０．０９ （、ｃｒｍ
）程度のＡｆｆＧａＡＳ電子供給層４を成長させ、その
後、Ａ１分子線源１７Ｂのシャッタ１８Ｂを閉成してＳ
ｉを例えばＩ Ｘ １０１８（ｃｍ−’）程度ドーピン
グした厚さが例えば０．Ｏｆ （，１７ｍ）程度のＧ
ａＡｓコンタクト層５を成長させる。
このようにして各半導体層を積層すると、能動層３と電
子供給層４との界面に於ける能動層３側には二次元電子
ガス層６が生成されることは云うまでもない。
子供給層４との界面に於ける能動層３側には二次元電子
ガス層６が生成されることは云うまでもない。
ここで成長させた能動層３は、その一部が眉間分離層２
と共にバッファ層の役目を果たすのであるが、その厚さ
は、前記した通り、０．２〔μｍ〕程度であり、従来技
術に依る能動層が０．６ 〔μｍ〕程度もあったのに比
較すると著しく薄いが、それでも二次元電子ガス層６が
生成される部分の結晶性は大変に良好であり、これは、
前記サーマル・エッチングを実施したことに依って基板
１と層間分離層２との界面に準位が極めて少なく、従っ
て、眉間分離層２の結晶性が良好であり、その良さが能
動層３にも引き継がれていることに起因するものであり
、このように、能動層３を薄く形成できることからスル
ー・プツトは大きく向上する。
と共にバッファ層の役目を果たすのであるが、その厚さ
は、前記した通り、０．２〔μｍ〕程度であり、従来技
術に依る能動層が０．６ 〔μｍ〕程度もあったのに比
較すると著しく薄いが、それでも二次元電子ガス層６が
生成される部分の結晶性は大変に良好であり、これは、
前記サーマル・エッチングを実施したことに依って基板
１と層間分離層２との界面に準位が極めて少なく、従っ
て、眉間分離層２の結晶性が良好であり、その良さが能
動層３にも引き継がれていることに起因するものであり
、このように、能動層３を薄く形成できることからスル
ー・プツトは大きく向上する。
第６図参照
（５）基板１をＭＢＥ装置から取り出し、通常のフォト
・リソグラフィ技術に於けるレジスト・プロセスを適用
することに依り、素子間分離層形成予定部分に開口をも
つフォト・レジスト・マスクを形成してから、基板１を
再びイオン注入装置に於けるイオン注入室に配置し、ド
ーズ量を例えばＩ Ｘ １０１２（ｃｍ−”）程度、加
速エネルギを例えば１００（ＫｅＶ）程度として選択的
に酸素イオンの打ち込みを行い、眉間分離層２に到達す
る素子間分離層７を形成する。
・リソグラフィ技術に於けるレジスト・プロセスを適用
することに依り、素子間分離層形成予定部分に開口をも
つフォト・レジスト・マスクを形成してから、基板１を
再びイオン注入装置に於けるイオン注入室に配置し、ド
ーズ量を例えばＩ Ｘ １０１２（ｃｍ−”）程度、加
速エネルギを例えば１００（ＫｅＶ）程度として選択的
に酸素イオンの打ち込みを行い、眉間分離層２に到達す
る素子間分離層７を形成する。
第７図参照
（４）通常の技術を適用することに依り、ゲート領域に
於けるリセス形成、ソース電極ａＳ＋並びに８ｓｚ、ド
レイン電極８ｏ＋並びに８，２などの形成、それ等と二
次元電子ガス層６とのオーミック・コンタクトを採る為
の合金化処理などを行い、その後、ゲート電極８ｃ＋並
びに８６□を形成して完成する。尚、記号１０は前記合
金化処理で生成された合金化領域を指示していることは
前記した通りである。
於けるリセス形成、ソース電極ａＳ＋並びに８ｓｚ、ド
レイン電極８ｏ＋並びに８，２などの形成、それ等と二
次元電子ガス層６とのオーミック・コンタクトを採る為
の合金化処理などを行い、その後、ゲート電極８ｃ＋並
びに８６□を形成して完成する。尚、記号１０は前記合
金化処理で生成された合金化領域を指示していることは
前記した通りである。
第８図乃至第１２図は本発明に於ける他の実施例を解説
する為の工程要所に於けるＨＥＭＴの要部切断側面図を
表し、以下、これ等の図を参照しつつ説明する。尚、第
１図乃至第６図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
する為の工程要所に於けるＨＥＭＴの要部切断側面図を
表し、以下、これ等の図を参照しつつ説明する。尚、第
１図乃至第６図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
第８図参照
（１）半絶縁性Ｇ ａ Ａ ｓ基板ｌをＭＢＥ装置に於
ける結晶成長室１１のサセプタ１５に装着し、第一のＡ
３分子線源ファーネス１７Ｃのシャッタ１８Ｃを開き、
Ａｓ分子線を照射しつつ基板１の温度を約６００（’Ｃ
）を越える例えば７５０〔℃〕”に上昇させ、その状態
を例えば３〔分〕間維持することに依ってサーマル・エ
ッチングを行って自然酸化膜を除去する。
ける結晶成長室１１のサセプタ１５に装着し、第一のＡ
３分子線源ファーネス１７Ｃのシャッタ１８Ｃを開き、
Ａｓ分子線を照射しつつ基板１の温度を約６００（’Ｃ
）を越える例えば７５０〔℃〕”に上昇させ、その状態
を例えば３〔分〕間維持することに依ってサーマル・エ
ッチングを行って自然酸化膜を除去する。
（２）基板１の温度が例えば４００（’Ｃ）程度になる
まで自然冷却し、その状態を維持する。
まで自然冷却し、その状態を維持する。
第９図参照
（３）前記工程（２）の状態を維持しつつ、Ｇａ分子線
源ファーネス１７Ａのシャッタ１８Ａ及びＡ４分子線源
１７Ｂのシャッタ１８Ｂを開き、厚さが例えば２００
〔人〕程度であるノン・ドープＡｌＧａＡｓ層間分離層
２′を成長させる。
源ファーネス１７Ａのシャッタ１８Ａ及びＡ４分子線源
１７Ｂのシャッタ１８Ｂを開き、厚さが例えば２００
〔人〕程度であるノン・ドープＡｌＧａＡｓ層間分離層
２′を成長させる。
このノン・ドープＡｌＧａＡｓ層間分離層２′は、通常
のノン・ドープＡｆｆｉＧａＡｓ層を成長させる温度に
比較して著しく低温であることから、その抵抗値は高く
なり、層間分離の役目を充分に果たすことができる。尚
、この場合も厚さは２００ 〔人〕乃至２０００ Ｃ人
〕の範囲で選択することができる。
のノン・ドープＡｆｆｉＧａＡｓ層を成長させる温度に
比較して著しく低温であることから、その抵抗値は高く
なり、層間分離の役目を充分に果たすことができる。尚
、この場合も厚さは２００ 〔人〕乃至２０００ Ｃ人
〕の範囲で選択することができる。
第１０図参照
＋４１Ａｊ２分子線源１７Ｂのシャッタ１８Ｂを閉じて
から、基板１の温度を再び上昇させて例えば６８０（’
Ｃ）となし、その温度を維持しながら厚さが例えば０．
２〔μｍ〕程度であるノン・ドープＧａＡｓ能動層３を
成長させ、次いで、ＡＡ分子線源１７Ｂのシャッタ１８
Ｂ及びＳｉ分子線源１７Ｅのシャッタ１８Ｅを開いてＳ
ｉを例えばｌ Ｘ Ｉ Ｑ【８（ａｍ−３）程度ドーピ
ングした厚さ例えば０．０９ （μｍ）程度のＡｌＧａ
Ａｓ電子供給層４を成長させ、次いで、ＡＡ分子線源１
７Ｂのシャンク１８Ｂを閉じてＳｔを例えばＩ Ｘ １
０１８（ＣＩ−’）程度ドーピングした厚さ例えば０３
０１ 〔μｍ〕程度のＧａＡｓ、：２ンタクト層５を成
長させる。
から、基板１の温度を再び上昇させて例えば６８０（’
Ｃ）となし、その温度を維持しながら厚さが例えば０．
２〔μｍ〕程度であるノン・ドープＧａＡｓ能動層３を
成長させ、次いで、ＡＡ分子線源１７Ｂのシャッタ１８
Ｂ及びＳｉ分子線源１７Ｅのシャッタ１８Ｅを開いてＳ
ｉを例えばｌ Ｘ Ｉ Ｑ【８（ａｍ−３）程度ドーピ
ングした厚さ例えば０．０９ （μｍ）程度のＡｌＧａ
Ａｓ電子供給層４を成長させ、次いで、ＡＡ分子線源１
７Ｂのシャンク１８Ｂを閉じてＳｔを例えばＩ Ｘ １
０１８（ＣＩ−’）程度ドーピングした厚さ例えば０３
０１ 〔μｍ〕程度のＧａＡｓ、：２ンタクト層５を成
長させる。
このようにして各半導体層を積層すると、能動層３と電
子供給層４との界面に於ける能動層３側に二次元電子ガ
スＮ６が生成されること、また、能動層３を薄く形成で
きるのでスルー・プツトは大きく向上することなどは、
さきに説明した実施例と変わりない。
子供給層４との界面に於ける能動層３側に二次元電子ガ
スＮ６が生成されること、また、能動層３を薄く形成で
きるのでスルー・プツトは大きく向上することなどは、
さきに説明した実施例と変わりない。
第１１図参照
（５）基板１をＭＢＥ装置から取り出し、通常のフォト
・リソグラフィ技術に於けるレジスト・プロセスを適用
することに依り、素子間分離層形成予定部分に開口をも
つフォト・レジスト・マスクを形成してから、基板１を
再びイオン注入装置に於けるイオン注入室に配置し、ド
ーズ量を例えばＩ Ｘ １０Ｉ２（ｃｍ−”）程度、加
速エネルギを例えば１００（ＫｅＶ）程度として選択的
に酸素イオンの打ち込みを行い、表面から眉間分離層２
に到達する素子間分離層７を形成する。
・リソグラフィ技術に於けるレジスト・プロセスを適用
することに依り、素子間分離層形成予定部分に開口をも
つフォト・レジスト・マスクを形成してから、基板１を
再びイオン注入装置に於けるイオン注入室に配置し、ド
ーズ量を例えばＩ Ｘ １０Ｉ２（ｃｍ−”）程度、加
速エネルギを例えば１００（ＫｅＶ）程度として選択的
に酸素イオンの打ち込みを行い、表面から眉間分離層２
に到達する素子間分離層７を形成する。
第１２図参照
（６）通常の技術を適用することに依り、ゲート領域に
於けるリセス形成、ソース電極８３．並びに８３２、ド
レイン電極８Ｄｌ並びにａＯＺなどの形成、それ等と二
次元電子ガス層６とのオーミック・コンタクトを採る為
の合金化処理などを行い、その後、ゲート電極８．、、
並びに８゜２を形成して完成する。尚、記号１０は前記
合金化処理で生成された合金化領域を指示していること
は前記した通りである。
於けるリセス形成、ソース電極８３．並びに８３２、ド
レイン電極８Ｄｌ並びにａＯＺなどの形成、それ等と二
次元電子ガス層６とのオーミック・コンタクトを採る為
の合金化処理などを行い、その後、ゲート電極８．、、
並びに８゜２を形成して完成する。尚、記号１０は前記
合金化処理で生成された合金化領域を指示していること
は前記した通りである。
前記何れの実施例に依った場合にも、完成されたＨＥＭ
Ｔの間に電気的干渉が発生することは全くなかった。ま
た、第一の実施例と第二の実施例との主たる相違点は層
間分離層２及び層間分離層２′の材料としてＧａＡｓと
ＡｆｆＧａＡｓがそれぞれ採用されていることであるが
、ＧａＡｓに比較してＡ Ｉ！ Ｇ ａ Ａ ｓは深い
準位の電子トラップが多い為、高抵抗化が容易である。
Ｔの間に電気的干渉が発生することは全くなかった。ま
た、第一の実施例と第二の実施例との主たる相違点は層
間分離層２及び層間分離層２′の材料としてＧａＡｓと
ＡｆｆＧａＡｓがそれぞれ採用されていることであるが
、ＧａＡｓに比較してＡ Ｉ！ Ｇ ａ Ａ ｓは深い
準位の電子トラップが多い為、高抵抗化が容易である。
本発明に依る化合物半導体装置の製造方法に於いては、
半絶縁性化合物半導体基板表面のサーマル・エッチング
を行い、その上に低温成長で高抵抗化した化合物半導体
層間分離層（或いはアルミニウム含有化合物半導体層間
分離層）及び必要な化合物半導体層を順に成長させ、表
面から前記高抵抗化した化合物半導体層間分離層（或い
はアルミニウム含有化合物半導体層間分離層）に達する
高抵抗の素子間分離層を形成するようにしている。
半絶縁性化合物半導体基板表面のサーマル・エッチング
を行い、その上に低温成長で高抵抗化した化合物半導体
層間分離層（或いはアルミニウム含有化合物半導体層間
分離層）及び必要な化合物半導体層を順に成長させ、表
面から前記高抵抗化した化合物半導体層間分離層（或い
はアルミニウム含有化合物半導体層間分離層）に達する
高抵抗の素子間分離層を形成するようにしている。
前記構成を採ることに依り、得られる化合物半導体装置
に於いては、横方向は勿論のこと、縦方向に於いても基
板と能動領域との電気的分離が行われ、近接する半導体
装置間の電気的な干渉が発生するのは防止されるので集
積度を向上させることが可能となり、また、半絶縁性化
合物半導体基板とエピタキシャル成長化合物半導体層と
の間の界面準位を低減させることが可能であるから、バ
ッファ層を薄くしても、その上に良質の半導体層を容易
にエピタキシャル成長させることができ、スルー・プツ
トが向上するのみならず、表面から層間分離層に達する
素子間分離層を容易に形成することができる。
に於いては、横方向は勿論のこと、縦方向に於いても基
板と能動領域との電気的分離が行われ、近接する半導体
装置間の電気的な干渉が発生するのは防止されるので集
積度を向上させることが可能となり、また、半絶縁性化
合物半導体基板とエピタキシャル成長化合物半導体層と
の間の界面準位を低減させることが可能であるから、バ
ッファ層を薄くしても、その上に良質の半導体層を容易
にエピタキシャル成長させることができ、スルー・プツ
トが向上するのみならず、表面から層間分離層に達する
素子間分離層を容易に形成することができる。
第１図は本発明の詳細な説明する為の半導体装置の要部
切断側面図、第２図は本発明を実施する為のＭＢＥ装置
、第３図乃至第７図は本発明一実施例を説明する為の工
程要所に於けるＨＥＭＴの要部切断側面図、第８図乃至
第１２図は本発明に於ける他の実施例を説明する為の工
程要所に於けるＨＥＭＴの要部切断側面図をそれぞれ表
している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２は高抵抗化
されたノン・ドープＧａＡｓ層間分離層、２′は高抵抗
化されたノン・ドープＡｌＧａＡｓ層間分離層、３はノ
ン・ドープＧａＡｓ能動層、４はＳｉをドーピングした
Ａｊ！ＧａＡｓ電子供給層、５はＳｉをドーピングした
ＧａＡｓコンタクト層、６は二次元電子ガス層、７は酸
素を注入して形成した素子間分離層、８ｓｌ及び８ｓｚ
はソース電極、８Ｇ＋及び８Ｇ２はゲート電極、８゜１
及び８，２はドレイン電極、１０は合金化領域をそれぞ
れ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第３図 第４図 第７図 第８図
切断側面図、第２図は本発明を実施する為のＭＢＥ装置
、第３図乃至第７図は本発明一実施例を説明する為の工
程要所に於けるＨＥＭＴの要部切断側面図、第８図乃至
第１２図は本発明に於ける他の実施例を説明する為の工
程要所に於けるＨＥＭＴの要部切断側面図をそれぞれ表
している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２は高抵抗化
されたノン・ドープＧａＡｓ層間分離層、２′は高抵抗
化されたノン・ドープＡｌＧａＡｓ層間分離層、３はノ
ン・ドープＧａＡｓ能動層、４はＳｉをドーピングした
Ａｊ！ＧａＡｓ電子供給層、５はＳｉをドーピングした
ＧａＡｓコンタクト層、６は二次元電子ガス層、７は酸
素を注入して形成した素子間分離層、８ｓｌ及び８ｓｚ
はソース電極、８Ｇ＋及び８Ｇ２はゲート電極、８゜１
及び８，２はドレイン電極、１０は合金化領域をそれぞ
れ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第３図 第４図 第７図 第８図
Claims (2)
- （１）半絶縁性化合物半導体基板を熱処理し表面のサー
マル・エッチングを行って自然酸化膜などを除去する工
程と、 次いで、該半絶縁性化合物半導体基板表面に後に成長さ
れる同種の化合物半導体層に比較し低い温度で全面に高
抵抗の化合物半導体層間分離層を成長する工程と、 次いで、該化合物半導体層間分離層上に能動層など必要
な化合物半導体層を成長させる工程と、 次いで、該化合物半導体層表面から選択的に酸素イオン
を注入して前記化合物半導体層間分離層に達する高抵抗
の素子間分離層を形成する工程と を含んでなることを特徴とする化合物半導体装置の製造
方法。 - （２）半絶縁性化合物半導体基板を熱処理し表面のサー
マル・エッチングを行って自然酸化膜などを除去する工
程と、 次いで、該半絶縁性化合物半導体基板表面に後に成長さ
れる同種のアルミニウム含有化合物半導体層に比較し低
い温度で全面に高抵抗のアルミニウム含有化合物半導体
層間分離層を成長する工程と、 次いで、該アルミニウム含有化合物半導体層間分離層上
に能動層など必要な化合物半導体層を成長させる工程と 次いで、該化合物半導体層表面から選択的に酸素イオン
を注入して前記高抵抗のアルミニウム含有化合物半導体
層間分離層に達する高抵抗の素子間分離層を形成する工
程と を含んでなることを特徴とする化合物半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20264988A JP2691571B2 (ja) | 1988-08-16 | 1988-08-16 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20264988A JP2691571B2 (ja) | 1988-08-16 | 1988-08-16 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0252440A true JPH0252440A (ja) | 1990-02-22 |
| JP2691571B2 JP2691571B2 (ja) | 1997-12-17 |
Family
ID=16460844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20264988A Expired - Lifetime JP2691571B2 (ja) | 1988-08-16 | 1988-08-16 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691571B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169065A (ja) * | 1992-12-01 | 1994-06-14 | Nec Corp | 化合物半導体集積回路の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011135809A1 (ja) * | 2010-04-30 | 2011-11-03 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
-
1988
- 1988-08-16 JP JP20264988A patent/JP2691571B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169065A (ja) * | 1992-12-01 | 1994-06-14 | Nec Corp | 化合物半導体集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2691571B2 (ja) | 1997-12-17 |
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