JPH0147023B2 - - Google Patents
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- JPH0147023B2 JPH0147023B2 JP55148156A JP14815680A JPH0147023B2 JP H0147023 B2 JPH0147023 B2 JP H0147023B2 JP 55148156 A JP55148156 A JP 55148156A JP 14815680 A JP14815680 A JP 14815680A JP H0147023 B2 JPH0147023 B2 JP H0147023B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
【発明の詳細な説明】
本発明はシヨツトキ・ゲート電界効果トランジ
スタの製造方法に関するものである。
スタの製造方法に関するものである。
シヨツトキ・ゲート電界効果トランジスタは既
に高周波用或は高速用電子素子として用いられて
いる。しかしながら、第１図に示す如き従来広く
用いられている平坦で、かつゲートチヤネル領域
とそれ以外の能動層に同一の不純物密度分布を有
する構造においては、ソース電極１とゲート電極
２間の能動層４の抵抗、即ちソース抵抗が大きい
ために、高周波並びに高速特性が制限されるこ
と、能動層表面の経時変質によつて動作が不安定
となることに問題があつた。
に高周波用或は高速用電子素子として用いられて
いる。しかしながら、第１図に示す如き従来広く
用いられている平坦で、かつゲートチヤネル領域
とそれ以外の能動層に同一の不純物密度分布を有
する構造においては、ソース電極１とゲート電極
２間の能動層４の抵抗、即ちソース抵抗が大きい
ために、高周波並びに高速特性が制限されるこ
と、能動層表面の経時変質によつて動作が不安定
となることに問題があつた。
上記問題を解決する方法として、第２図に示す
如きリセス構造図において、６はソース電極金
属、７はゲート電極金属、８はドレイン電極金
属、９はｎ形能動層、１０は高抵抗基板、或は第
３図に示す如き、ゲート電極金属をマスクとした
選択イオン注入によるものが提案されている。図
において１１はソース電極金属、１２はゲート電
極金属、１３はドレイン電極金属、１５はゲート
チヤンネル領域能動層、１４はゲートチヤンネル
以外の能動層、１６は高抵抗基板を示す。即ち、
かかる構造においては、ゲート・チヤネル領域の
外側の能動層は充分に厚く、或は充分に高いキヤ
リア密度を有し、それ故上記ソース抵抗をより小
さくする効果、及び上記能動層表面の経時変質が
動作の不安定性をもたらす欠点を低減する効果を
期待している。
如きリセス構造図において、６はソース電極金
属、７はゲート電極金属、８はドレイン電極金
属、９はｎ形能動層、１０は高抵抗基板、或は第
３図に示す如き、ゲート電極金属をマスクとした
選択イオン注入によるものが提案されている。図
において１１はソース電極金属、１２はゲート電
極金属、１３はドレイン電極金属、１５はゲート
チヤンネル領域能動層、１４はゲートチヤンネル
以外の能動層、１６は高抵抗基板を示す。即ち、
かかる構造においては、ゲート・チヤネル領域の
外側の能動層は充分に厚く、或は充分に高いキヤ
リア密度を有し、それ故上記ソース抵抗をより小
さくする効果、及び上記能動層表面の経時変質が
動作の不安定性をもたらす欠点を低減する効果を
期待している。
第２図のリセス構造を製造する上では、高抵抗
基板１０上の充分厚い能動層９の内、ゲート・チ
ヤネル領域を選択的に所望の厚さまでエツチング
除去する工程を含むが、エツチング前の能動層厚
の不均一性及びエツチング速度の不均一性のため
に、ゲート・チヤネル領域の能動層厚をウエハ内
並びにウエハ間で一定に制御することが困難であ
る。かかる理由に惹起されるゲート・チヤネル領
域の能動層厚のばらつきは電界効果トランジスタ
のしきい値電圧のばらつきに直接むすびつくため
に、集積化する上で障害となるという問題があつ
た。
基板１０上の充分厚い能動層９の内、ゲート・チ
ヤネル領域を選択的に所望の厚さまでエツチング
除去する工程を含むが、エツチング前の能動層厚
の不均一性及びエツチング速度の不均一性のため
に、ゲート・チヤネル領域の能動層厚をウエハ内
並びにウエハ間で一定に制御することが困難であ
る。かかる理由に惹起されるゲート・チヤネル領
域の能動層厚のばらつきは電界効果トランジスタ
のしきい値電圧のばらつきに直接むすびつくため
に、集積化する上で障害となるという問題があつ
た。
第３図のゲート電極金属１２をマスクにしてイ
オン注入し、ゲート・チヤネル領域１５以外の能
動層領域１４を高いキヤリア密度に、或は能動層
厚を厚くした構造では、かかるイオン注入後にこ
れを活性化させるため800℃前後の高温での熱処
理工程を含むが、かかる高温工程でのシヨツトキ
ゲート電極１２と半導体１５との反応によるシヨ
ツトキ接合の特性の劣化、及びイオン注入時並び
にその後の熱処理によつて高いキヤリア密度を有
する能動層１４とゲート電極金属１２が接触する
ため、シヨツトキ接合の漏れ電流の増大、耐圧の
低下、さらに付加的ゲート・ソース間容量の増大
による高速・高周波特性の低下という問題があつ
た。
オン注入し、ゲート・チヤネル領域１５以外の能
動層領域１４を高いキヤリア密度に、或は能動層
厚を厚くした構造では、かかるイオン注入後にこ
れを活性化させるため800℃前後の高温での熱処
理工程を含むが、かかる高温工程でのシヨツトキ
ゲート電極１２と半導体１５との反応によるシヨ
ツトキ接合の特性の劣化、及びイオン注入時並び
にその後の熱処理によつて高いキヤリア密度を有
する能動層１４とゲート電極金属１２が接触する
ため、シヨツトキ接合の漏れ電流の増大、耐圧の
低下、さらに付加的ゲート・ソース間容量の増大
による高速・高周波特性の低下という問題があつ
た。
したがつて本発明の目的は、ソース抵抗が小さ
く、能動層表面の経時変質による動作の不安定性
が低減化され、しきい値電圧のばらつきが少な
く、付加的ゲート・ソース間容量の増大がなく、
さらにゲート・シヨツトキ接合の漏れ電流の増大
や耐圧の低下がないシヨツトキ・ゲート電界効果
トランジスタをゲート・シヨツトキ接合の劣化を
伴う高温処理を含まずに製造する手法を提供する
ものである。
く、能動層表面の経時変質による動作の不安定性
が低減化され、しきい値電圧のばらつきが少な
く、付加的ゲート・ソース間容量の増大がなく、
さらにゲート・シヨツトキ接合の漏れ電流の増大
や耐圧の低下がないシヨツトキ・ゲート電界効果
トランジスタをゲート・シヨツトキ接合の劣化を
伴う高温処理を含まずに製造する手法を提供する
ものである。
以下、本発明を実施例について詳細に説明す
る。
る。
第４図Ａ〜Ｃ１或はＣ２に高抵抗ガリウムひ素
基板上にシヨツトキ・ゲート電界効果トランジス
タを形成する場合の実施例を製造工程順に示す。
基板上にシヨツトキ・ゲート電界効果トランジス
タを形成する場合の実施例を製造工程順に示す。
(A)工程：高抵抗ガリウムひ素基板１９上にシリコ
ンを加速電圧60〜120KV、ドース量２〜６×
1012cm-2程度選択イオン注入して、第一次注入
層１８を形成する。次いで、厚さ0.2〜0.5μmの
窒化シリコン膜或は酸化シリコン膜等の保護絶
縁膜１７をプラズマCVD、減圧CVD或はスパ
ツタ法等によつてガリウムひ素表面に堆積さ
せ、これを保護膜として、800〜900℃程度の窒
素雰囲気中で20〜60分間熱処理し、比較的高い
キヤリア密度を持ち、比較的厚い能動層１８を
形成する。ここで、高抵抗ガリウムひ素基板１
９は抵抗率106Ωcm以上を示すバルク結晶基板、
乃至はかかるパルワ結晶基板の表面に不純物密
度にして1015cm-3以下の層をエピタキシヤル成
長させた基板であり、上記能動層１８に比べて
充分に比抵抗の高いものであればよい。又注入
するイオンは浅いドナ準位を生じるもの、即
ち、セレンやイオウ等でもよい。
ンを加速電圧60〜120KV、ドース量２〜６×
1012cm-2程度選択イオン注入して、第一次注入
層１８を形成する。次いで、厚さ0.2〜0.5μmの
窒化シリコン膜或は酸化シリコン膜等の保護絶
縁膜１７をプラズマCVD、減圧CVD或はスパ
ツタ法等によつてガリウムひ素表面に堆積さ
せ、これを保護膜として、800〜900℃程度の窒
素雰囲気中で20〜60分間熱処理し、比較的高い
キヤリア密度を持ち、比較的厚い能動層１８を
形成する。ここで、高抵抗ガリウムひ素基板１
９は抵抗率106Ωcm以上を示すバルク結晶基板、
乃至はかかるパルワ結晶基板の表面に不純物密
度にして1015cm-3以下の層をエピタキシヤル成
長させた基板であり、上記能動層１８に比べて
充分に比抵抗の高いものであればよい。又注入
するイオンは浅いドナ準位を生じるもの、即
ち、セレンやイオウ等でもよい。
(B)工程：保護絶縁膜１７上に厚さ0.5〜1.5μmのレ
ジスト２０を塗布し、写真蝕刻法によつて長さ
1.5μmの開口部を持つレジストパタン２０をゲ
ート領域上に形成する。かかるレジストパタン
をマスクとして、フレオン系ガスプラズマを用
いた反応性イオンエツチング等によつてゲート
領域上の保護絶縁膜１７を下地ガリウムひ素に
対して選択的に除去する。然る後、かかるレジ
スト及び保護膜をマスクとして、ベリリウム等
の浅いアクセプタ準位を生じるイオン或は酸素
等の深い不純物準位を生じるイオンを選択イオ
ン注入し、第二次注入層２１を形成する。
ジスト２０を塗布し、写真蝕刻法によつて長さ
1.5μmの開口部を持つレジストパタン２０をゲ
ート領域上に形成する。かかるレジストパタン
をマスクとして、フレオン系ガスプラズマを用
いた反応性イオンエツチング等によつてゲート
領域上の保護絶縁膜１７を下地ガリウムひ素に
対して選択的に除去する。然る後、かかるレジ
スト及び保護膜をマスクとして、ベリリウム等
の浅いアクセプタ準位を生じるイオン或は酸素
等の深い不純物準位を生じるイオンを選択イオ
ン注入し、第二次注入層２１を形成する。
第二次イオン注入に引続く、後で述べるC1
工程又はC2工程において熱処理後ゲート・チ
ヤネル領域の不純物密度の深さ方向分布として
は第５図Ａ，Ｂに示す如きものにすればよい。
第５図Ａ，Ｂは第一次、第二次イオン注入によ
る活性化した不純物密度の深さ方向分布を示
す。即ち、第５図Ａに示す如き、ゲート・チヤ
ネル領域の第一次イオン注入によるｎ形不純物
密度の深さ方向、分布２６の内ある一部を完全
に第二次イオン注入によるｐ形不純物乃至深い
エネルギー準位を持つ不純物密度分布２７で補
償することによつて第一次イオン注入による能
動層のキヤリア密度に比して１桁以上キヤリア
密度の少ないn-層、p-層或はｉ層を形成し、
実効的にゲート・チヤネル領域の能動層厚をそ
れ以外の能動層厚に比べて薄くするものがその
一例である。なお、第５図Ａでは、高比抵抗化
された層が第一次注入層と高抵抗基板との界面
側に存在しているが、第二次イオン注入の加速
電圧を変化させて、第一次注入層の中央或は表
面側にかかる高比抵抗化された層が存在するよ
うにしてもさしつかえない。第５図Ｂには不純
物密度の深さ方向分布の他の例を示す。第一次
イオン注入によるｎ形不純物密度の深さ方向分
布の内、全体或は一部を第二次イオン注入によ
つて密度的には部分的に補償し、キヤリア密度
で１／２〜１／４程度の層を形成して、ゲー
ト・チヤネル領域の能動層のキヤリア密度をそ
れ以外の能動層に比して減少させたものであ
る。
工程又はC2工程において熱処理後ゲート・チ
ヤネル領域の不純物密度の深さ方向分布として
は第５図Ａ，Ｂに示す如きものにすればよい。
第５図Ａ，Ｂは第一次、第二次イオン注入によ
る活性化した不純物密度の深さ方向分布を示
す。即ち、第５図Ａに示す如き、ゲート・チヤ
ネル領域の第一次イオン注入によるｎ形不純物
密度の深さ方向、分布２６の内ある一部を完全
に第二次イオン注入によるｐ形不純物乃至深い
エネルギー準位を持つ不純物密度分布２７で補
償することによつて第一次イオン注入による能
動層のキヤリア密度に比して１桁以上キヤリア
密度の少ないn-層、p-層或はｉ層を形成し、
実効的にゲート・チヤネル領域の能動層厚をそ
れ以外の能動層厚に比べて薄くするものがその
一例である。なお、第５図Ａでは、高比抵抗化
された層が第一次注入層と高抵抗基板との界面
側に存在しているが、第二次イオン注入の加速
電圧を変化させて、第一次注入層の中央或は表
面側にかかる高比抵抗化された層が存在するよ
うにしてもさしつかえない。第５図Ｂには不純
物密度の深さ方向分布の他の例を示す。第一次
イオン注入によるｎ形不純物密度の深さ方向分
布の内、全体或は一部を第二次イオン注入によ
つて密度的には部分的に補償し、キヤリア密度
で１／２〜１／４程度の層を形成して、ゲー
ト・チヤネル領域の能動層のキヤリア密度をそ
れ以外の能動層に比して減少させたものであ
る。
具体的な注入条件は第一次イオン注入の条
件、第二次イオン注入するイオンの種類及び結
果として得たい電界効果トランジスタのしきい
値電圧によつて異なるものであるが、例えば第
一次イオン注入としてシリコン（加速電圧
120KV、ドース量６×1012cm-2、800℃窒素雰
囲気中20分間の熱処理）を用い、第二次イオン
注入にベリリウムを用いる場合には、第５図Ａ
の如き分布を得るには加速電圧60〜70KVでド
ース量３〜４×1012cm-2とすればよく、第５図
Ｂの如き分布を得るには加速電圧30〜40KV、
ドース量２〜４×1012cm-2とすればよい。
件、第二次イオン注入するイオンの種類及び結
果として得たい電界効果トランジスタのしきい
値電圧によつて異なるものであるが、例えば第
一次イオン注入としてシリコン（加速電圧
120KV、ドース量６×1012cm-2、800℃窒素雰
囲気中20分間の熱処理）を用い、第二次イオン
注入にベリリウムを用いる場合には、第５図Ａ
の如き分布を得るには加速電圧60〜70KVでド
ース量３〜４×1012cm-2とすればよく、第５図
Ｂの如き分布を得るには加速電圧30〜40KV、
ドース量２〜４×1012cm-2とすればよい。
（C1）工程：イオン注入後レジストを剥離し、
第二次イオン注入によつて導入された結晶欠陥
を回復させ、また、注入した第二次イオンがベ
リリウム等の浅いアクセプタ準位を生じるイオ
ンの場合にはそれを電気的に活性化させるため
に500〜900℃の温度（700℃以下の場合は水素
雰囲気中、700℃以上の場合はひ素を含んだ雰
囲気中）で熱処理する。ただし、かかるゲート
領域上に保護膜なしで熱処理する以外に、イオ
ン注入後厚さ500〜1000Åの窒化シリコン膜等
の保護膜を全面に堆積させるか、又は工程(B)の
でつくられたゲート領域上の保護絶縁膜１７を
全て除去する代りに500〜1000Å厚の保護絶縁
膜を残してイオン注入した後、500〜900℃の窒
素雰囲気内で熱処理し、然る後ゲート領域上の
保護絶縁膜に相当する厚さだけ保護絶縁膜全体
をエツチング除去し、ゲート領域上のみのガリ
ウムひ素表面を露出させてもよい。
第二次イオン注入によつて導入された結晶欠陥
を回復させ、また、注入した第二次イオンがベ
リリウム等の浅いアクセプタ準位を生じるイオ
ンの場合にはそれを電気的に活性化させるため
に500〜900℃の温度（700℃以下の場合は水素
雰囲気中、700℃以上の場合はひ素を含んだ雰
囲気中）で熱処理する。ただし、かかるゲート
領域上に保護膜なしで熱処理する以外に、イオ
ン注入後厚さ500〜1000Åの窒化シリコン膜等
の保護膜を全面に堆積させるか、又は工程(B)の
でつくられたゲート領域上の保護絶縁膜１７を
全て除去する代りに500〜1000Å厚の保護絶縁
膜を残してイオン注入した後、500〜900℃の窒
素雰囲気内で熱処理し、然る後ゲート領域上の
保護絶縁膜に相当する厚さだけ保護絶縁膜全体
をエツチング除去し、ゲート領域上のみのガリ
ウムひ素表面を露出させてもよい。
然る後、通常のリフト・オフ法等によつてソ
ース電極２２及びドレイン電極２４をAuGe／
Niを形成し、400〜460℃の水素雰囲気中で１
〜３分間熱処理してオーミツク接触とする。そ
の後、レジストを全面に塗布し、ゲート領域上
の前記1.5μmの開口長の保護絶縁膜の穴に合わ
せ、かつ、それより大きな2.5μmの開口長を有
するレジスト・パタンを写真蝕刻法により開
け、アルミニウム、或はチタン、白金、金等の
金属を2000〜5000Å真空蒸着し、リフト・オフ
法によつてゲート・シヨツトキ電極２３を形成
して、シヨツトキ・ゲート電界効果トランジス
タが完成する。この場合実効的なゲート長は第
二次イオン注入用のマスクとして用いられる絶
縁保護膜の凹面底部の長さにより規定される。
それ故ゲート電極金属パタンを上記ゲート長に
比べてあらかじめ大きくすることにより、上記
ゲート電極金属パタンの工程上の合わせに多少
ずれが生じても、或は上記ゲート電極金属パタ
ンにばらつきが生じても、上記凹面底部さえ上
記ゲート金属電極が覆えば、上記のずれ乃至ば
らつきは実効的なゲート長のばらつきとして反
映されなくてすむ。
ース電極２２及びドレイン電極２４をAuGe／
Niを形成し、400〜460℃の水素雰囲気中で１
〜３分間熱処理してオーミツク接触とする。そ
の後、レジストを全面に塗布し、ゲート領域上
の前記1.5μmの開口長の保護絶縁膜の穴に合わ
せ、かつ、それより大きな2.5μmの開口長を有
するレジスト・パタンを写真蝕刻法により開
け、アルミニウム、或はチタン、白金、金等の
金属を2000〜5000Å真空蒸着し、リフト・オフ
法によつてゲート・シヨツトキ電極２３を形成
して、シヨツトキ・ゲート電界効果トランジス
タが完成する。この場合実効的なゲート長は第
二次イオン注入用のマスクとして用いられる絶
縁保護膜の凹面底部の長さにより規定される。
それ故ゲート電極金属パタンを上記ゲート長に
比べてあらかじめ大きくすることにより、上記
ゲート電極金属パタンの工程上の合わせに多少
ずれが生じても、或は上記ゲート電極金属パタ
ンにばらつきが生じても、上記凹面底部さえ上
記ゲート金属電極が覆えば、上記のずれ乃至ば
らつきは実効的なゲート長のばらつきとして反
映されなくてすむ。
（C2）工程：ゲート電極形成法として（C1）に
示した工程とは異なる他の実施例を以下に示
す。(B)の工程に引続き、タングステン等の高温
熱処理に耐える金属を2000〜5000Å真空蒸着
し、既に形成しているゲート領域上に開孔を有
するレジスト・パタンを利用してリフト・オフ
して自己整合的にゲート電極金属２５をゲート
領域上に形成し、500〜800℃の水素雰囲気中で
熱処理して第二次イオン注入によつて導入され
た結晶欠陥を回復させ、また、注入した第二次
イオンがベリリウム等の浅いアクセプタ準位を
生じるイオンの場合にはそれを電気的に活性化
させ、しかる後（C1）工程と同じ工程でソー
ス電極２２、ドレイン電極２４を形成して、シ
ヨツトキ・ゲート電界効果トランジスタが完成
する。ただし、第二次注入イオンとしてベリリ
ウムを用いた場合には、かかる熱処理温度は
550℃という比較的低温でよいからゲート・シ
ヨツトキ金属の耐熱性に対する要求はきびしく
ない。
示した工程とは異なる他の実施例を以下に示
す。(B)の工程に引続き、タングステン等の高温
熱処理に耐える金属を2000〜5000Å真空蒸着
し、既に形成しているゲート領域上に開孔を有
するレジスト・パタンを利用してリフト・オフ
して自己整合的にゲート電極金属２５をゲート
領域上に形成し、500〜800℃の水素雰囲気中で
熱処理して第二次イオン注入によつて導入され
た結晶欠陥を回復させ、また、注入した第二次
イオンがベリリウム等の浅いアクセプタ準位を
生じるイオンの場合にはそれを電気的に活性化
させ、しかる後（C1）工程と同じ工程でソー
ス電極２２、ドレイン電極２４を形成して、シ
ヨツトキ・ゲート電界効果トランジスタが完成
する。ただし、第二次注入イオンとしてベリリ
ウムを用いた場合には、かかる熱処理温度は
550℃という比較的低温でよいからゲート・シ
ヨツトキ金属の耐熱性に対する要求はきびしく
ない。
なお上記の実施例では光露光法を用いて実効ゲ
ート電極長を1.5μmとしたが、電子線露光法を用
いることによつて、さらに微細化し、実効ゲート
電極長を0.5μm程度にすることが可能である。
ート電極長を1.5μmとしたが、電子線露光法を用
いることによつて、さらに微細化し、実効ゲート
電極長を0.5μm程度にすることが可能である。
以上説明したように、本発明によればゲート・
チヤネル領域以外の能動層には比較的高いキヤリ
ア密度を持つ厚い層を用い、ゲート・チヤネル領
域の能動層には前記能動層のキヤリアを補償する
イオン注入することにより実効的に能動層厚を薄
くする、かつ／或は、キヤリア密度を低減化させ
た層を用い、かかるイオン注入用のマスクを用い
て実効的なゲート電極金属を自己整合的に形成す
るため、以下に示す効果が得られる。
チヤネル領域以外の能動層には比較的高いキヤリ
ア密度を持つ厚い層を用い、ゲート・チヤネル領
域の能動層には前記能動層のキヤリアを補償する
イオン注入することにより実効的に能動層厚を薄
くする、かつ／或は、キヤリア密度を低減化させ
た層を用い、かかるイオン注入用のマスクを用い
て実効的なゲート電極金属を自己整合的に形成す
るため、以下に示す効果が得られる。
ソース抵抗が小さくなるため、シヨツトキ・ゲ
ート電界効果トランジスタ本来の高周波・高速特
性を発揮できる。ゲート・チヤネル領域以外の能
動層として比較的キヤリア密度の高い厚い層を用
いるため、能動層表面の経時変質のソース抵抗等
に与える影響は割合として小さくなり、能動層表
面変質による動作の不安定性が低減される。ゲー
ト・チヤネル領域の能動層は制御性にすぐれた２
回のイオン注入によつて規定されるためにしきい
値電圧のウエハ内並びにウエハ間のばらつきを小
さく押えることができると同時に、異なるしきい
値電圧を有するトランジスタを同一ウエハ内に製
造することも容易である。実効的なゲート電極金
属は自己整合的に、しかも、キヤリアの補償され
た能動層の長さよりイオン注入時のイオンの横方
向広がり量の分だけ狭く形成されるため、付加的
ゲート・ソース間容量の増大がなく、ゲート・シ
ヨツトキ接合の漏れ電流の増大や耐圧の低下がな
い。シヨツトキ・ゲート電極形成後に高温熱処理
を含まないため製造が簡単であり、又シヨツトキ
接合の高温熱処理に伴う劣化がない。これらの効
果のために、本発明の製造方法によるシヨツト
キ・ゲート電界効果トランジスタを用いて、高速
で集積度の高い回路が容易に実現される。
ート電界効果トランジスタ本来の高周波・高速特
性を発揮できる。ゲート・チヤネル領域以外の能
動層として比較的キヤリア密度の高い厚い層を用
いるため、能動層表面の経時変質のソース抵抗等
に与える影響は割合として小さくなり、能動層表
面変質による動作の不安定性が低減される。ゲー
ト・チヤネル領域の能動層は制御性にすぐれた２
回のイオン注入によつて規定されるためにしきい
値電圧のウエハ内並びにウエハ間のばらつきを小
さく押えることができると同時に、異なるしきい
値電圧を有するトランジスタを同一ウエハ内に製
造することも容易である。実効的なゲート電極金
属は自己整合的に、しかも、キヤリアの補償され
た能動層の長さよりイオン注入時のイオンの横方
向広がり量の分だけ狭く形成されるため、付加的
ゲート・ソース間容量の増大がなく、ゲート・シ
ヨツトキ接合の漏れ電流の増大や耐圧の低下がな
い。シヨツトキ・ゲート電極形成後に高温熱処理
を含まないため製造が簡単であり、又シヨツトキ
接合の高温熱処理に伴う劣化がない。これらの効
果のために、本発明の製造方法によるシヨツト
キ・ゲート電界効果トランジスタを用いて、高速
で集積度の高い回路が容易に実現される。
第１図は従来の平坦な能動層を持つシヨツト
キ・ゲート電界効果トランジスタの断面図、第２
図は従来の能動層にくぼみを付けたシヨツトキ・
ゲート電界効果トランジスタの断面図、第３図は
従来のゲート電極金属をマスクとしてイオン注入
したシヨツトキ・ゲート電界効果トランジスタの
断面図、第４図Ａ〜Ｃ１或はＣ２は本発明の製造
方法の一実施例を示す、第５図Ａ，Ｂは第一次．
第二次イオン注入による活性化した不純物密度の
深さ方向分布を示す図面である。 １，６，１１，２２…ソース電極金属、２，
７，１２，２３，２５…ゲート電極金属、３，
８，１３，２４…ドレイン電極金属、４，９…ｎ
形能動層、１４…ゲート・チヤネル領域以外の能
動層、１５…ゲート・チヤネル領域能動層、１８
…第一次イオン注入（能動）層、２１…第二次イ
オン注入（補償）層、５，１０，１６，１９…高
抵抗基板、１７…保護絶縁膜、２０…レジスト。
キ・ゲート電界効果トランジスタの断面図、第２
図は従来の能動層にくぼみを付けたシヨツトキ・
ゲート電界効果トランジスタの断面図、第３図は
従来のゲート電極金属をマスクとしてイオン注入
したシヨツトキ・ゲート電界効果トランジスタの
断面図、第４図Ａ〜Ｃ１或はＣ２は本発明の製造
方法の一実施例を示す、第５図Ａ，Ｂは第一次．
第二次イオン注入による活性化した不純物密度の
深さ方向分布を示す図面である。 １，６，１１，２２…ソース電極金属、２，
７，１２，２３，２５…ゲート電極金属、３，
８，１３，２４…ドレイン電極金属、４，９…ｎ
形能動層、１４…ゲート・チヤネル領域以外の能
動層、１５…ゲート・チヤネル領域能動層、１８
…第一次イオン注入（能動）層、２１…第二次イ
オン注入（補償）層、５，１０，１６，１９…高
抵抗基板、１７…保護絶縁膜、２０…レジスト。
Claims (1)
- 【特許請求の範囲】 １ シヨツトキ・ゲート電界効果トランジスタの
製造方法において、 高抵抗半導体基板上に第１の不純物イオンを注
入した後、前記高対抗半導体基板上に絶縁膜を形
成し、前記第１の不純物イオンを電気的に活性化
する熱処理を行つて能動層を形成する工程と、 前記能動層が形成された基板の前記絶縁層上に
レジスト層を形成し、当該レジスト層の所定の領
域に開口を設け、当該開口が設けられたレジスト
層をマスクにして前記絶縁層に開口を設ける工程
と、 次に、前記絶縁層と前記レジスト層をマスクに
して 前記の能動層と反対伝導性をもたらす第２の不
純物イオン乃至は深い不純物準位を形成する第３
の不純物イオンを前記能動層領域に注入し、第二
次イオン注入層を形成する工程と、 前記レジスト層を除去する工程と、 前記第２乃至は第３の不純物イオンの電気的活
性化乃至は結晶欠陥回復のための熱処理を行う工
程と、 次に、前記の能動層上にソース電極及びドレイ
ン電極を形成する工程と、 次に、前記絶縁層の開口を利用し、少なくとも
この部位を覆つて前記能動層と接するようにシヨ
ツトキ接合ゲート電極を前記第二次イオン注入層
と自己整合的に形成する工程とを含むことを特徴
とする電界効果トランジスタの製造方法。 ２ シヨツトキ・ゲート電界効果トランジスタの
製造方法において、 高抵抗半導体基板上に第１の不純物イオンを注
入した後、前記高抵抗半導体基板上に絶縁膜を形
成し、前記第１の不純物イオンを電気的に活性化
する熱処理を行つて能動層を形成する工程と、 前記能動層が形成された基板の前記絶縁層上に
レジスト層を形成し、当該レジスト層の所定の領
域に開口を設け、当該開口が設けられたレジスト
層をマスクにして前記絶縁層に凹部を設ける工程
と、 次に、前記絶縁層と前記レジスト層をマスクに
して 前記の能動層と反対伝導性をもたらす第２の不
純物イオン乃至は深い不純物準位を形成する第３
の不純物イオンを前記能動層領域に注入し、第二
次イオン注入層を形成する工程と、 前記レジスト層を除去する工程と、 前記第２乃至は第３の不純物イオンの電気的活
性化乃至は結晶欠陥回復のための熱処理を行う工
程と、 次に、前記の能動層上にソース電極及びドレイ
ン電極を形成する工程と、 次に、前記絶縁層の凹部を開口とするべくエツ
チングする工程と、この開口を利用し、少なくと
もこの部位を覆つて前記能動層と接するようにシ
ヨツトキ接合ゲート電極を前記第二次イオン注入
層と自己整合的に形成する工程と を含むことを特徴とする電界効果トランジストの
製造方法。 ３ シヨツトキ・ゲート電界効果トランジストの
製造方法において、 高抵抗半導体基板上に第１の不純物イオンを注
入した後、前記高抵抗半導体基板上に絶縁膜を形
成し、前記第１の不純物イオンを電気的に活性化
する熱処理を行つて能動層を形成する工程と、 前記能動層が形成された基板の前記絶縁層上に
レジスト層を形成し、当該レジスト層の所定の領
域に開口を設け、当該開口が設けられたレジスト
層をマスクにして前記絶縁層に開口を設ける工程
と、 次に、前記絶縁層と前記レジスト層をマスクに
して 前記の能動層と反対伝導性をもたらす第２の不
純物イオン乃至は深い不純物準位を形成する第３
の不純物イオンを前記能動層領域に注入し、第二
次イオン注入層を形成する工程と、 次に、シヨツトキ接合ゲート電極用材料を堆積
した後、前記レジスト層を除去することにより、
前記絶縁層の開口部にシヨツトキ接合ゲート電極
を前記能動層に接するように前記第二次イオン注
入層と自己整合的に形成する工程と、 前記第２乃至は第３の不純物イオンの電気的活
性化乃至は結晶欠陥回復のための熱処理を行う工
程と、 次に、前記の能動層上にソース電極及びドレイ
ン電極を形成する工程と、 を含むことを特徴とする電界効果トランジスタの
製造方法。 ４ シヨツトキ・ゲート電界効果トランジスタの
製造方法において、 高抵抗半導体基板上に第１の不純物イオンを注
入した後、前記高抵抗半導体基板上に絶縁膜を形
成し、前記第１の不純物イオンを電気的に活性化
する熱処理を行つて能動層を形成する工程と、 前記能動層が形成された基板の前記絶縁層上に
レジスト層を形成し、当該レジスト層の所定の領
域に開口を設け、当該開口が設けられたレジスト
層をマスクにして前記絶縁層に凹部を設ける工程
と、 次に、前記絶縁層と前記レジスト層をマスクに
して 前記の能動層と反対伝導性をもたらす第２の不
純物イオン乃至は深い不純物準位を形成する第３
の不純物イオンを前記能動層領域に注入し、第二
次イオン注入層を形成する工程と、 次に、前記絶縁層の凹部を開口とするべくエツ
チングする工程と、 次に、シヨツトキ接合ゲート電極用材料を堆積
した後、前記レジスト層を除去することにより、
前記絶縁層の開口部にシヨツトキ接合ゲート電極
を前記能動層に接するように前記第二次イオン注
入層と自己整合的に形成する工程と、 前記第２乃至は第３の不純物イオンの電気的活
性化乃至は結晶欠陥回復のための熱処理を行う工
程と、 次に、前記の能動層上にソース電極及びドレイ
ン電極を形成する工程と、 を含むことを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14815680A JPS5772385A (en) | 1980-10-24 | 1980-10-24 | Manufacture of field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14815680A JPS5772385A (en) | 1980-10-24 | 1980-10-24 | Manufacture of field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5772385A JPS5772385A (en) | 1982-05-06 |
| JPH0147023B2 true JPH0147023B2 (ja) | 1989-10-12 |
Family
ID=15446506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14815680A Granted JPS5772385A (en) | 1980-10-24 | 1980-10-24 | Manufacture of field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5772385A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145164A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61163662A (ja) * | 1985-01-14 | 1986-07-24 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183478A (en) * | 1974-12-06 | 1976-07-22 | Hughes Aircraft Co | Enhansumentomoodo shotsutokiishohekiigeetohikagariumudenkaikokatoranjisutaa |
| JPS5414174A (en) * | 1977-07-04 | 1979-02-02 | Nec Corp | Manufacture for semiconductor device |
-
1980
- 1980-10-24 JP JP14815680A patent/JPS5772385A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183478A (en) * | 1974-12-06 | 1976-07-22 | Hughes Aircraft Co | Enhansumentomoodo shotsutokiishohekiigeetohikagariumudenkaikokatoranjisutaa |
| JPS5414174A (en) * | 1977-07-04 | 1979-02-02 | Nec Corp | Manufacture for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5772385A (en) | 1982-05-06 |
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