JPS61163662A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS61163662A JPS61163662A JP336185A JP336185A JPS61163662A JP S61163662 A JPS61163662 A JP S61163662A JP 336185 A JP336185 A JP 336185A JP 336185 A JP336185 A JP 336185A JP S61163662 A JPS61163662 A JP S61163662A
- Authority
- JP
- Japan
- Prior art keywords
- dummy gate
- layer
- sio2
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 230000005669 field effect Effects 0.000 title claims description 3
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 9
- 229910052681 coesite Inorganic materials 0.000 abstract description 6
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 6
- 239000000377 silicon dioxide Substances 0.000 abstract description 6
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 6
- 229910052682 stishovite Inorganic materials 0.000 abstract description 6
- 229910052905 tridymite Inorganic materials 0.000 abstract description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 238000002347 injection Methods 0.000 abstract description 4
- 239000007924 injection Substances 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000000137 annealing Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000007789 gas Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はシ′ヨツトキーゲート電界効果トランジスタ（
ＭＥＳＦＥＴ）に係り、超高速のコンピュータや通信回
路に好適な、高性能ＦＥＴを提供することにある。
ＭＥＳＦＥＴ）に係り、超高速のコンピュータや通信回
路に好適な、高性能ＦＥＴを提供することにある。
第１図に従来のＦＥＴの断面図を示す。このＦＥＴでは
、Ｇ ａ Ａ ｓ基板１の表面部に形成されたチャネル
層２の上に形成したゲート電極３とｎ＋ソース／ドレイ
ン領域４，４′とが自己整合されており、寄生抵抗が低
減されることにより高性能化が達成されている。５，６
はそれぞれソース／ドレイン電極である。
、Ｇ ａ Ａ ｓ基板１の表面部に形成されたチャネル
層２の上に形成したゲート電極３とｎ＋ソース／ドレイ
ン領域４，４′とが自己整合されており、寄生抵抗が低
減されることにより高性能化が達成されている。５，６
はそれぞれソース／ドレイン電極である。
しかしながら、この構造のＦＥＴではゲート長７が１μ
ｍ以下になると第２図に示すように、ゲート長が短くな
るにしたがって、しきい値電圧値が負側にずれるという
現象がある。これはＭＥＳＦＥＴの短ゲート効果と称し
ており、原因としては、ｎ１ソース／ドレイン領域の接
近によってチャネル層２の下の基板側に電子が注入され
、基板を通してソース５．ドレイン６間に電流が流れる
ためと考えられている。また、この現象が顕著になると
、ピンチオフするに必要なゲート電圧が増加し、ＦＥＴ
の性能劣化を生じる。
ｍ以下になると第２図に示すように、ゲート長が短くな
るにしたがって、しきい値電圧値が負側にずれるという
現象がある。これはＭＥＳＦＥＴの短ゲート効果と称し
ており、原因としては、ｎ１ソース／ドレイン領域の接
近によってチャネル層２の下の基板側に電子が注入され
、基板を通してソース５．ドレイン６間に電流が流れる
ためと考えられている。また、この現象が顕著になると
、ピンチオフするに必要なゲート電圧が増加し、ＦＥＴ
の性能劣化を生じる。
これを防ぐ方法としては、特願昭５６−１９６８０８、
や昭和５９年度電子通信学会予稿集２４８に提案されて
いるように、ＦＥＴの下部にチャネルストッパとして、
Ｐ型層８を設け（第３図）基板１への電流のまわり込み
を防ぐ方法が考えられ、短ゲート効果が著しく低減され
ることが報告されている。
や昭和５９年度電子通信学会予稿集２４８に提案されて
いるように、ＦＥＴの下部にチャネルストッパとして、
Ｐ型層８を設け（第３図）基板１への電流のまわり込み
を防ぐ方法が考えられ、短ゲート効果が著しく低減され
ることが報告されている。
このＦＥＴの主な作製手順は以下の通りである。
まず、ｎ゛ソース／ドレイン領域４，４′及びチャネル
層２のためのｎ型不純物、たとえばＳｉイオンを注入し
た後、約８００℃のアニールを行って、導電層を形成し
てから、ｐ型層８の形成を行う。Ｐ型不純物としては、
ＭｇやＢｅが用いられているが、これらは、活性化温度
が低いとともに。
層２のためのｎ型不純物、たとえばＳｉイオンを注入し
た後、約８００℃のアニールを行って、導電層を形成し
てから、ｐ型層８の形成を行う。Ｐ型不純物としては、
ＭｇやＢｅが用いられているが、これらは、活性化温度
が低いとともに。
拡散係数が大きいために、７００℃前後でアニールを行
う必要があり、ｎ型不純物アニールの後に。
う必要があり、ｎ型不純物アニールの後に。
ｐ型層を形成するわけである。
しかしながら、この制約のために、ゲート電極とｎ４ソ
ース／ドレイン領域との自己整合は困難になる。すなわ
ち、上記の自己整合は、一般に、″耐熱金属ゲートをマ
スクとして、ｎ＋層用の不純物注入を行うことによって
成されており、ｎ＋層層形暗時は、すでにゲート電極が
形成されており第３図に示すゲート電極の下に、ｐ型層
の形成された構造のＦＥＴを自己整合によって作製する
ことは困難である６ 〔発明の目的〕 本発明の目的は、従来のｐ型層埋込み型ＦＥＴの上記の
間層を解決し、自己整合型ＦＥＴにおいてＰ型層形成を
可能とし、短ゲート効果の小さい高性能のＦＥＴを提供
することを目的とする。
ース／ドレイン領域との自己整合は困難になる。すなわ
ち、上記の自己整合は、一般に、″耐熱金属ゲートをマ
スクとして、ｎ＋層用の不純物注入を行うことによって
成されており、ｎ＋層層形暗時は、すでにゲート電極が
形成されており第３図に示すゲート電極の下に、ｐ型層
の形成された構造のＦＥＴを自己整合によって作製する
ことは困難である６ 〔発明の目的〕 本発明の目的は、従来のｐ型層埋込み型ＦＥＴの上記の
間層を解決し、自己整合型ＦＥＴにおいてＰ型層形成を
可能とし、短ゲート効果の小さい高性能のＦＥＴを提供
することを目的とする。
本発明においては、第４図に示すようにｎ型チャネル層
２と１４ソース／ドレイン領域４，４′形成後に、ダミ
ーゲートの反転パターンをマスクとして、Ｐ型層８用イ
オン注入をし、低温アニールで活性化を行うことで、ｎ
型チャネル層下部にｐ型層を要した構造を形成し、ｎ＋
ソース領域から基板への電子の注入を防止することによ
り、短チヤネル効果を低減し、高性能のＦＥＴを達成し
た。
２と１４ソース／ドレイン領域４，４′形成後に、ダミ
ーゲートの反転パターンをマスクとして、Ｐ型層８用イ
オン注入をし、低温アニールで活性化を行うことで、ｎ
型チャネル層下部にｐ型層を要した構造を形成し、ｎ＋
ソース領域から基板への電子の注入を防止することによ
り、短チヤネル効果を低減し、高性能のＦＥＴを達成し
た。
以下１本発明の実施例を第５図により説明する６本実施
例は、Ｇ ａ Ａ ｓ基板上に形成した自己整合型ＭＥ
ＳＦＥＴに本発明を適用した例であるが、基板としては
ＧａＡｓに限らず、ＩｎＰ、ＩｎＧａＡｓやＧａＡＱＡ
ｓ、ＩｎＧａＡｓＰ等の化合物半導体等を用いてもよい
。
例は、Ｇ ａ Ａ ｓ基板上に形成した自己整合型ＭＥ
ＳＦＥＴに本発明を適用した例であるが、基板としては
ＧａＡｓに限らず、ＩｎＰ、ＩｎＧａＡｓやＧａＡＱＡ
ｓ、ＩｎＧａＡｓＰ等の化合物半導体等を用いてもよい
。
第５図は、本実施例の素子の作製プロセスと完成例の断
面構造を示す。本実施例の素子作製にあたフては、まず
第５図（ａ）に示すように、ＧａＡｓ基板ｌに、ホトレ
ジスト膜１０のパターンをマスクとじて、イオン注入を
行い、チャネル２を形成する。注入イオンとしてはＳ１
４を使用し、注入エネルギーは３０ＫｅＶ、ドーズ量は
、ノーマリオフ型の場合２．５Ｘ１０”ａ＃、ノーマリ
オン型の場合５．５ＸＩＯ１２ｃｉＪである。】０はＦ
ＥＴの領域外をマスクするためのホトレジス１〜膜であ
る。
面構造を示す。本実施例の素子作製にあたフては、まず
第５図（ａ）に示すように、ＧａＡｓ基板ｌに、ホトレ
ジスト膜１０のパターンをマスクとじて、イオン注入を
行い、チャネル２を形成する。注入イオンとしてはＳ１
４を使用し、注入エネルギーは３０ＫｅＶ、ドーズ量は
、ノーマリオフ型の場合２．５Ｘ１０”ａ＃、ノーマリ
オン型の場合５．５ＸＩＯ１２ｃｉＪである。】０はＦ
ＥＴの領域外をマスクするためのホトレジス１〜膜であ
る。
次に第５図（ｂ）に示すように、チャネル層上にホトリ
ソグラフィプロセスを用いて、笠付きのダミーゲート１
１を形成する０図中１２として示したのは笠状部を示し
ている。ダミーゲートには、プラズマＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）で形
成したＳｉＮ膜を用い、笠にはホトレジストのパターン
を用いる。ダミーゲートパターンはＣＦ４＋０２ガスを
用いた反応性ドライエツチングでホトレジストパターン
１２を、マスクとしてエツチングすることにより形成す
る。
ソグラフィプロセスを用いて、笠付きのダミーゲート１
１を形成する０図中１２として示したのは笠状部を示し
ている。ダミーゲートには、プラズマＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）で形
成したＳｉＮ膜を用い、笠にはホトレジストのパターン
を用いる。ダミーゲートパターンはＣＦ４＋０２ガスを
用いた反応性ドライエツチングでホトレジストパターン
１２を、マスクとしてエツチングすることにより形成す
る。
この笠はソース／ドレイン領域４，４′を形成するため
のイオン注入のマスクであり、この笠によって、ソース
／ドレイン領域とゲートｒｊ、ＦＡを。
のイオン注入のマスクであり、この笠によって、ソース
／ドレイン領域とゲートｒｊ、ＦＡを。
空間的に分離しゲート耐圧の劣化を防止する。このため
、笠のつばの部分１２’の長さは、０．２〜０．３μｍ
が適当である。このイオン注入の条件は、１００ＫｅＶ
、２Ｘ １０１３Ｕである。１０′はＩＯと同様イオン
打込み用のホトレジストマスクである。
、笠のつばの部分１２’の長さは、０．２〜０．３μｍ
が適当である。このイオン注入の条件は、１００ＫｅＶ
、２Ｘ １０１３Ｕである。１０′はＩＯと同様イオン
打込み用のホトレジストマスクである。
次に第５図（ｃ）のようにホトレジストを除去した後、
ＣＶＤ ５ｘＯｚ膜１３を形成し、！］２雰囲気中で
、８００℃、１５分のアニールを行い、チャネル層２と
ソース／ドレイン領域４，４′を活性化する。
ＣＶＤ ５ｘＯｚ膜１３を形成し、！］２雰囲気中で
、８００℃、１５分のアニールを行い、チャネル層２と
ソース／ドレイン領域４，４′を活性化する。
次に第５図（ｄ）のように、ダミーゲート反転パターン
形成のために、ホトレジスト１４を用いて表面平坦化を
行う。
形成のために、ホトレジスト１４を用いて表面平坦化を
行う。
次に第５図（ｅ）に示すようにホトレジスト１４の上半
分を０２プラズマで除去した後、ダミーゲートとその上
の５ｉｎ２膜を反応性ドライエツチングで除去する。反
応性ガスには、５ＩＯ２膜にはＣＦ４＋■■２ガス、Ｓ
ｉＮ膜にはＣＦ４＋０２ガスを用いる。
分を０２プラズマで除去した後、ダミーゲートとその上
の５ｉｎ２膜を反応性ドライエツチングで除去する。反
応性ガスには、５ＩＯ２膜にはＣＦ４＋■■２ガス、Ｓ
ｉＮ膜にはＣＦ４＋０２ガスを用いる。
次に第５図（ｆ）に示すように、ダミーゲート反転パタ
ーンをマスクとして、ｐ型層形成を行う。
ーンをマスクとして、ｐ型層形成を行う。
Ｐ型不純物としては、Ｂｅを使用し、注入条件は６０Ｋ
ｅＶ、２Ｘ１０”ｆｆｌである。この時、注入層の中心
深さは０．１６μｍである。またＰ型層形成用の不純物
イオンとしてはＭｇやＣを用いてもよい６ 次に第５図（ｇ）に示すように、ホトレジストを除去し
た後、Ｐ型層活性化のためＳｉＮ膜１膜製５成し、７０
０℃、２０分の低温アニールを行う。
ｅＶ、２Ｘ１０”ｆｆｌである。この時、注入層の中心
深さは０．１６μｍである。またＰ型層形成用の不純物
イオンとしてはＭｇやＣを用いてもよい６ 次に第５図（ｇ）に示すように、ホトレジストを除去し
た後、Ｐ型層活性化のためＳｉＮ膜１膜製５成し、７０
０℃、２０分の低温アニールを行う。
次に第５図（ｈ）に示すように、ゲート電極３を形成す
るため、ＳｉＮ膜を反応性ドライエツチングで除去し、
５ｉｎ２膜をマスクとして、ゲー！−金属３’ （Ｔｉ
／Ｐｊ／Ａｕ）を蒸着、リフトオフする。また、ホトリ
ソグラフィ技術を用いて。
るため、ＳｉＮ膜を反応性ドライエツチングで除去し、
５ｉｎ２膜をマスクとして、ゲー！−金属３’ （Ｔｉ
／Ｐｊ／Ａｕ）を蒸着、リフトオフする。また、ホトリ
ソグラフィ技術を用いて。
ＳｉＯ２膜上にゲート穴より少し大きめのパターンをホ
トレジストで作り、ゲート金属をリフトオフしてもよい
。
トレジストで作り、ゲート金属をリフトオフしてもよい
。
最後に第５図（ｉ）に示すように、ソース／ドレイン電
極５，６をリフトオフ法を用いて形成、アロイし、ＦＥ
Ｔを完成する。
極５，６をリフトオフ法を用いて形成、アロイし、ＦＥ
Ｔを完成する。
以」二のプロセスにより、ｎ５チャネル層２の下部にＰ
型層８が形成され、ソース／ドレイン領域からの基板へ
の電子の注入が防がれるため、短ゲト効果のないＦＥＴ
の形成が可能となる。
型層８が形成され、ソース／ドレイン領域からの基板へ
の電子の注入が防がれるため、短ゲト効果のないＦＥＴ
の形成が可能となる。
また１本実施例の特徴は、ダミーゲートの反転パターン
を形成した後、その開口部にＰ型層形成用のイオン注入
を行うところにあり、ダミーゲート１１及びその反転パ
ターン形成用の絶縁膜１３の材質は上記のそれぞれＳｉ
Ｎ膜とＳｊ、０２膜に限定されるものではなく、互いに
エツチングに対して選択性のある材質であれば何でもよ
く、それぞれホトレジスト膜−スバッタＳｉｏ２膜、ホ
トレジスト膜−スバッタＳｉＮ膜、Ｓｉｎ、膜−８ｉＮ
暎等の組合わせも可能である。
を形成した後、その開口部にＰ型層形成用のイオン注入
を行うところにあり、ダミーゲート１１及びその反転パ
ターン形成用の絶縁膜１３の材質は上記のそれぞれＳｉ
Ｎ膜とＳｊ、０２膜に限定されるものではなく、互いに
エツチングに対して選択性のある材質であれば何でもよ
く、それぞれホトレジスト膜−スバッタＳｉｏ２膜、ホ
トレジスト膜−スバッタＳｉＮ膜、Ｓｉｎ、膜−８ｉＮ
暎等の組合わせも可能である。
以上、本発明によれば、ダミーゲートのパターン反転を
眉いて、ゲート電極とソース／ドレイン領域が自己整合
されたＦＥＴにおいて、ソース／ドレイン領域から基板
への電子の注入を防止することができ、短ゲート効果の
ない高性能のＦＥＴ作製が可能となる。
眉いて、ゲート電極とソース／ドレイン領域が自己整合
されたＦＥＴにおいて、ソース／ドレイン領域から基板
への電子の注入を防止することができ、短ゲート効果の
ない高性能のＦＥＴ作製が可能となる。
また、Ｐ型層を形成した後、高温のプロセスを経ずにＦ
ＥＴを完成できるので、Ｐ型層の拡散が図は本発明を説
明するための断面図、第５図は本発明の実施例のＦＥＴ
の作裏手順を示す装置の断・面図である。
ＥＴを完成できるので、Ｐ型層の拡散が図は本発明を説
明するための断面図、第５図は本発明の実施例のＦＥＴ
の作裏手順を示す装置の断・面図である。
ｌは半導体基板、２はチャネル層、３はグー１−電極、
４，４′はソース／ドレイン領域、５，６はソース／ド
レイン電極、８はｐ型埋込み層である。
４，４′はソース／ドレイン領域、５，６はソース／ド
レイン電極、８はｐ型埋込み層である。
Claims (1)
- １、所定の半導体基板上に活性領域を形成する工程、前
記活性領域上に少なくとも上部に位置する第１および下
部に位置する第２の部分から成り、且前記第１の部分は
ソースとドレインの間隔の幅を持ち、前記第２の部分は
ゲート電極の幅とするところのダミー・ゲートを形成す
る工程、前記ダミー・ゲートをマスクとしてソースおよ
びドレイン領域形成のためのイオン注入を行なう工程、
前記ダミー・ゲートの第１の部分を除去する工程、これ
までの工程で準備した半導体基板上に絶縁膜を形成する
工程、前記ダミー・ゲートの第２の部分および少なくと
もこの上部の絶縁膜を除去する工程、ダミー・ゲートの
第２の部分の除去した開孔を通してイオン注入を行ない
島状の高濃度不純物領域を形成する工程、該島状高濃度
不純物領域を活性化する工程、ゲート電極を形成する工
程、前記絶縁膜を除去する工程、ソースおよびドレイン
電極を形成する工程を有することを特徴とする電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP336185A JPS61163662A (ja) | 1985-01-14 | 1985-01-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP336185A JPS61163662A (ja) | 1985-01-14 | 1985-01-14 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61163662A true JPS61163662A (ja) | 1986-07-24 |
Family
ID=11555207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP336185A Pending JPS61163662A (ja) | 1985-01-14 | 1985-01-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61163662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338264A (ja) * | 1986-08-01 | 1988-02-18 | Honda Motor Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH01500550A (ja) * | 1986-06-12 | 1989-02-23 | フォード ミクロエレクトロニクス インコーポレーテッド | 自己整合性ｍｅｓｆｅｔの製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772385A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS57178374A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-efect transistor and its manufacture |
| JPS57197870A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Schottky barrier gate type field-effect transistor and manufacture thereof |
| JPS5896769A (ja) * | 1981-12-04 | 1983-06-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS5923565A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 半導体装置の製法 |
| JPS59165466A (ja) * | 1983-03-10 | 1984-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-01-14 JP JP336185A patent/JPS61163662A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772385A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS57178374A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-efect transistor and its manufacture |
| JPS57197870A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Schottky barrier gate type field-effect transistor and manufacture thereof |
| JPS5896769A (ja) * | 1981-12-04 | 1983-06-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS5923565A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 半導体装置の製法 |
| JPS59165466A (ja) * | 1983-03-10 | 1984-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01500550A (ja) * | 1986-06-12 | 1989-02-23 | フォード ミクロエレクトロニクス インコーポレーテッド | 自己整合性ｍｅｓｆｅｔの製造方法 |
| JPS6338264A (ja) * | 1986-08-01 | 1988-02-18 | Honda Motor Co Ltd | 電界効果トランジスタおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5036017A (en) | Method of making asymmetrical field effect transistor | |
| JPH08264562A (ja) | 半導体装置，及びその製造方法 | |
| JPH02253632A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH06177159A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| US5187111A (en) | Method of manufacturing Schottky barrier gate FET | |
| JPS61163662A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6292377A (ja) | 電界効果トランジスタの製造方法 | |
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JP3653652B2 (ja) | 半導体装置 | |
| JPS6155967A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60144980A (ja) | 半導体装置 | |
| JPH0475388A (ja) | 半導体装置およびその製造方法 | |
| JP4004677B2 (ja) | 半導体装置の製造方法 | |
| JPH0513458A (ja) | 半導体装置の製造方法 | |
| JP3032458B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6347982A (ja) | 半導体装置 | |
| JPS61265870A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0513444A (ja) | 電界効果トランジスタ | |
| JPH0439772B2 (ja) | ||
| JPS6260269A (ja) | 電界効果トランジスタの製造方法 | |
| JP2000133656A (ja) | 接合型電界効果トランジスタおよびその製造方法 | |
| JPS59161878A (ja) | 化合物半導体装置の製造方法 | |
| JPH0352238A (ja) | 化合物半導体装置の製造方法 | |
| JPH06302621A (ja) | 半導体装置の製造方法 |