JPS6338264A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPS6338264A JPS6338264A JP18146186A JP18146186A JPS6338264A JP S6338264 A JPS6338264 A JP S6338264A JP 18146186 A JP18146186 A JP 18146186A JP 18146186 A JP18146186 A JP 18146186A JP S6338264 A JPS6338264 A JP S6338264A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＧａ Ａｓ等のｍ −Ｖ族化合物゛）′−導体
を用いた電界効果トランジスタ（Ｆ ＩＥ Ｔ ）に関
し、特にゲートにＰＮ接合を用いた接合型ｆ：［Ｔ（以
下Ｊ−ＦＦＴという） ｉＪ５よびゲートにショッ１ヘ
キー接合を用いたショットキー障壁型ＦＥＴ−（以下５
Ｂ−ＦＥＴという）に使用される。
を用いた電界効果トランジスタ（Ｆ ＩＥ Ｔ ）に関
し、特にゲートにＰＮ接合を用いた接合型ｆ：［Ｔ（以
下Ｊ−ＦＦＴという） ｉＪ５よびゲートにショッ１ヘ
キー接合を用いたショットキー障壁型ＦＥＴ−（以下５
Ｂ−ＦＥＴという）に使用される。
ＧａＡｓ、Ｇａ Ｐ、Ｉｎ Ｐ等の■−ｖ族化合物半導
体はバンドギャップの大ぎいものが多く、これを用いて
トランジスタ等の半導体装置を製造したとぎには、３ｉ
などで製造したものに比べて高温下でも装置を動作させ
ることが可能である。そのため最近では、内燃機関制御
用の集積回路等にＧａ 、Ａｓ等を用いる試みがなされ
ている。
体はバンドギャップの大ぎいものが多く、これを用いて
トランジスタ等の半導体装置を製造したとぎには、３ｉ
などで製造したものに比べて高温下でも装置を動作させ
ることが可能である。そのため最近では、内燃機関制御
用の集積回路等にＧａ 、Ａｓ等を用いる試みがなされ
ている。
ＧａＡｓ等の■−ｖ族化合物半導体を用いたＦＦ下は従
来から知られており、例えば特公昭５８−３３７１４号
公報にはＧａ Ａｓ半絶縁性基板上に活性層となるＧａ
ＡＳ ｌをエピタキシャル成長させ、そこに５Ｂ−Ｆ
ＥＴを形成する技術が開示されている。また、特開昭６
１−５３７７８号公報にはＧａ Ａｓ半絶縁性基板に不
純物イオンを注入して活性層を股り、そこに５Ｂ−ＦＥ
Ｔを形成づる技術が示されている。
来から知られており、例えば特公昭５８−３３７１４号
公報にはＧａ Ａｓ半絶縁性基板上に活性層となるＧａ
ＡＳ ｌをエピタキシャル成長させ、そこに５Ｂ−Ｆ
ＥＴを形成する技術が開示されている。また、特開昭６
１−５３７７８号公報にはＧａ Ａｓ半絶縁性基板に不
純物イオンを注入して活性層を股り、そこに５Ｂ−ＦＥ
Ｔを形成づる技術が示されている。
一方、ＧａＡｓの活性層上にゲートとなる不純物層を形
成したＪ −ＦＥＴも従来から知られており、第９図に
その代表例の断面図を示す。半絶縁性のＧａ Ａｓ基板
１にはＳｉ等のＮ型ドーパントを注入し活性化した活性
層（Ｎ−ＧａＡＳ層）２が形成され、ゲート領域にはＭ
ｇ等のＰ型ドーパントを注入し活性化したゲートｌ１Ｊ
（Ｐ−Ｇａ Ａｓ層）３が形成されている。そして、ド
レイン領域およびソース領域にはΔｕ−（３ｅ等の導電
材料からなる電極４，５が設りられ、それぞれ活性層２
とオーミック接触している。
成したＪ −ＦＥＴも従来から知られており、第９図に
その代表例の断面図を示す。半絶縁性のＧａ Ａｓ基板
１にはＳｉ等のＮ型ドーパントを注入し活性化した活性
層（Ｎ−ＧａＡＳ層）２が形成され、ゲート領域にはＭ
ｇ等のＰ型ドーパントを注入し活性化したゲートｌ１Ｊ
（Ｐ−Ｇａ Ａｓ層）３が形成されている。そして、ド
レイン領域およびソース領域にはΔｕ−（３ｅ等の導電
材料からなる電極４，５が設りられ、それぞれ活性層２
とオーミック接触している。
このようなＪ−ＦＦＴを第１０図に示す測定回路に接続
し、ソース（Ｓ）電極４とドレイン（１つ）電極５の間
に直流電圧Ｅを印加し、ゲート（Ｇ）層３に可変電圧■
Ｇを印加すると、Ｎ型の活性層２とＰ 型のグーＩ一層
３は逆バイアスになって空乏層７が第９図に点線で示で
ように広がる。このため、活性層２中を流れる電流８を
制御することができる。
し、ソース（Ｓ）電極４とドレイン（１つ）電極５の間
に直流電圧Ｅを印加し、ゲート（Ｇ）層３に可変電圧■
Ｇを印加すると、Ｎ型の活性層２とＰ 型のグーＩ一層
３は逆バイアスになって空乏層７が第９図に点線で示で
ように広がる。このため、活性層２中を流れる電流８を
制御することができる。
しかしながら、Ｊ−ＥＦＴの温度が２００℃程度になる
と半絶縁性であったＧａ Ａｓ基板１が導電性を有する
ようになり（常温では比抵抗が１０８Ω” ｃｍ程度で
おるが、２００℃では１０３Ω・ｃｍ程度になる）、こ
のため本来は活性層２中を流れるべき電′ａ８が第９図
に示すようにＱａ Ａｓ基板１にも流れるようになる。
と半絶縁性であったＧａ Ａｓ基板１が導電性を有する
ようになり（常温では比抵抗が１０８Ω” ｃｍ程度で
おるが、２００℃では１０３Ω・ｃｍ程度になる）、こ
のため本来は活性層２中を流れるべき電′ａ８が第９図
に示すようにＱａ Ａｓ基板１にも流れるようになる。
そしてこのリーク電流は、Ｎ型活性層内に流れる電流に
比べて無視できないほど大きくなり、Ｊ −ＦＥＴの特
性に好ましくない影響を与える。
比べて無視できないほど大きくなり、Ｊ −ＦＥＴの特
性に好ましくない影響を与える。
第１１図はこれを説明するＪ−ＦＥＴのＶ−Ｉ特性図で
ある。図示の如く、常温時には実線で示すように空乏層
がピンチオフしたときに電流ＩＤＳがほぼ零になってい
るのに反し、高温時には点線で示ずようにリーク電流が
現れ、そのため空乏層がピンチオフしても電流ＩＤＳが
流れてしまう。そしてこのような現象は、Ｊ−ＦＥＴだ
けでなくＳ Ｂ −Ｆ Ｅ Ｔにおいても同様に発生す
る。
ある。図示の如く、常温時には実線で示すように空乏層
がピンチオフしたときに電流ＩＤＳがほぼ零になってい
るのに反し、高温時には点線で示ずようにリーク電流が
現れ、そのため空乏層がピンチオフしても電流ＩＤＳが
流れてしまう。そしてこのような現象は、Ｊ−ＦＥＴだ
けでなくＳ Ｂ −Ｆ Ｅ Ｔにおいても同様に発生す
る。
本発明は上記の問題点を解決するためになされたもので
、高温下で動作させたときにも半絶縁性基板の比抵抗の
低下によるリーク電流が現れることがなく、従って電気
的特性が劣化することのないＦＥＴ （電界効果トラン
ジスタ）、特にＪ−ＦＥＴおよびＳ Ｂ −Ｆ Ｆ Ｔ
を提供することを目的とする。
、高温下で動作させたときにも半絶縁性基板の比抵抗の
低下によるリーク電流が現れることがなく、従って電気
的特性が劣化することのないＦＥＴ （電界効果トラン
ジスタ）、特にＪ−ＦＥＴおよびＳ Ｂ −Ｆ Ｆ Ｔ
を提供することを目的とする。
本発明のＦ Ｅ Ｔは、■−ｖ族化合物半導体からなる
半絶縁性の基板と、第１導電型の活性層と基板との界面
の、少なくとも底面部分に第２導電型の不純物を注入し
た逆極性層が形成されていることを特徴とする。
半絶縁性の基板と、第１導電型の活性層と基板との界面
の、少なくとも底面部分に第２導電型の不純物を注入し
た逆極性層が形成されていることを特徴とする。
また本発明のＦＥＴの製造方法は、Ｉ−Ｖ族化合物半導
体からなる半絶縁性の塁仮に第１のマスク材を介して第
１導電型の不純物イオンを注入して第１の注入層を形成
する第１の工程と、第２のマスク材を介して第２導電型
の不純物イオンを第１の注入層と基板の界面の少くとも
底面部分に注入し、第２の注入層を形成する第２の工程
と、第１の注入層を活性化した活性層上にソース電極、
ドレイン電極およびグー１へ手段を形成する第３の工程
とを備えることを特徴とり−る。
体からなる半絶縁性の塁仮に第１のマスク材を介して第
１導電型の不純物イオンを注入して第１の注入層を形成
する第１の工程と、第２のマスク材を介して第２導電型
の不純物イオンを第１の注入層と基板の界面の少くとも
底面部分に注入し、第２の注入層を形成する第２の工程
と、第１の注入層を活性化した活性層上にソース電極、
ドレイン電極およびグー１へ手段を形成する第３の工程
とを備えることを特徴とり−る。
（作用）
本発明のＦ Ｅ Ｔは以上のように構成したので、活性
層の外側に形成された逆極性層は基板と活ｆＩ層を電気
的に分離するように働き、従って草根を介して流れるリ
ーク電流をに■止ターるように動く。
層の外側に形成された逆極性層は基板と活ｆＩ層を電気
的に分離するように働き、従って草根を介して流れるリ
ーク電流をに■止ターるように動く。
また本発明のＦＦＴの！！造方法は、以上のＪ、うに２
段階に別けて異なる導電型の不純物イオンを注入するよ
うに構成したので、第１段階目のイオン注入は活性層と
なる第１の注入層を形成するように働き、第２段階目の
イオン注入は活性層の外側に配置される逆極性層となる
第２の注入層を形成するように働く。
段階に別けて異なる導電型の不純物イオンを注入するよ
うに構成したので、第１段階目のイオン注入は活性層と
なる第１の注入層を形成するように働き、第２段階目の
イオン注入は活性層の外側に配置される逆極性層となる
第２の注入層を形成するように働く。
以下、添（＝ｊ図面の第１図乃至第８図を参照して本発
明のいくつかの実施例を説明する。
明のいくつかの実施例を説明する。
第１図は本発明の第１の実施例に係るＪ−ＦＦＴの構造
を示してあり、第１図（ａ）は平面図、第１図（ｂ）は
第１図（ａ）のＡ１−Ａ２線断面図、第１図（Ｃ）は第
１図（ａ）の８１−８２線断面図である。そしてこの第
１の実施例が従来のものと異なる点は、Ｑａ ＡＳ半絶
縁性基板１とＮ−ＧａＡＳからなる活性層２との界面の
底面側に、Ｐ −ＧａＡＳからなる逆極性層１０が設
けられていることでおる。
を示してあり、第１図（ａ）は平面図、第１図（ｂ）は
第１図（ａ）のＡ１−Ａ２線断面図、第１図（Ｃ）は第
１図（ａ）の８１−８２線断面図である。そしてこの第
１の実施例が従来のものと異なる点は、Ｑａ ＡＳ半絶
縁性基板１とＮ−ＧａＡＳからなる活性層２との界面の
底面側に、Ｐ −ＧａＡＳからなる逆極性層１０が設
けられていることでおる。
次に、第２図を参照して作用を説明する。第２図のＪ−
ＦＩＥＴを第１０図の回路に接続し、グート層３に電圧
Ｖ、を印加すると、Ｐ＋型のゲート層３とＮ型の活性層
２は逆バイアスになって空乏層７が第２図に点線で示す
ように現れる。そして、電圧Ｖ６を変化すると空乏層７
の下の電流経路幅が変化し、従ってソース・トレイン間
の電流■。Ｓを増幅することができる。
ＦＩＥＴを第１０図の回路に接続し、グート層３に電圧
Ｖ、を印加すると、Ｐ＋型のゲート層３とＮ型の活性層
２は逆バイアスになって空乏層７が第２図に点線で示す
ように現れる。そして、電圧Ｖ６を変化すると空乏層７
の下の電流経路幅が変化し、従ってソース・トレイン間
の電流■。Ｓを増幅することができる。
このような状態でＪ−ＦＩＥＴが２００℃程度の高温に
なると、半絶縁性のＧａ Ａｓ阜根板１比抵抗が小さく
なる。しかしながら、活性層２の底側にはＰ型の逆極性
層１０が設りられているので、ソース・ドレイン間の電
流は第２図に一点鎖線で示すように流れ、従って第９図
の従来例に児られるような基板１を通るリーク電流は現
れない。従って、高温時においてもＪ −Ｆ ［−ｒ−
のＩ−Ｖ特性は第１１図に実線で示すように４【す、空
乏層７かピンチオフしたとぎにはソース・ドレイン間の
電流ＩＤＳはほぼ零になる。このようにして、従来装置
の高温特性上の欠点を除去することができる。
なると、半絶縁性のＧａ Ａｓ阜根板１比抵抗が小さく
なる。しかしながら、活性層２の底側にはＰ型の逆極性
層１０が設りられているので、ソース・ドレイン間の電
流は第２図に一点鎖線で示すように流れ、従って第９図
の従来例に児られるような基板１を通るリーク電流は現
れない。従って、高温時においてもＪ −Ｆ ［−ｒ−
のＩ−Ｖ特性は第１１図に実線で示すように４【す、空
乏層７かピンチオフしたとぎにはソース・ドレイン間の
電流ＩＤＳはほぼ零になる。このようにして、従来装置
の高温特性上の欠点を除去することができる。
次に、第３図の製造工程別素子断面図を参照して、第１
図に示すＪ−ＦＥＴの製造方法を説明する。
図に示すＪ−ＦＥＴの製造方法を説明する。
まず、半絶縁性のＧａ Ａｓ基板１の表面にマスク材料
（レジスト材料）を被着し、フォトリソグラフィ等によ
りＪ −ＦＥＴの形成予定領域のマスク材料を除去して
第１のマスク材２１を形成する。
（レジスト材料）を被着し、フォトリソグラフィ等によ
りＪ −ＦＥＴの形成予定領域のマスク材料を除去して
第１のマスク材２１を形成する。
次に、Ｎ型のドーパン１〜となる不純物イオン（例えば
３ｉイオン）２２を比較的低い加速エネルギーで注入し
、第１の注入層２′を形成する（第３図（ａ）図示）。
３ｉイオン）２２を比較的低い加速エネルギーで注入し
、第１の注入層２′を形成する（第３図（ａ）図示）。
次に、第１のマスク材２１をそのまま第２のマスク材と
して用いてＰ型ドーパン］・どなる不純物イオン（例え
ばＩＶＩ＋イオン）を比較的高い加速エネルギーで注入
し、第１の注入層２′の底面に隣接して第２の注入層１
０’ を形成する（第３図（ｂ）図示）。そして、マス
ク材２１をエツチング等により除去した後、８５０℃で
１０分間程度アニーリングし、Ｎ型活性層２とＰ型逆極
性層１０を形成する。
して用いてＰ型ドーパン］・どなる不純物イオン（例え
ばＩＶＩ＋イオン）を比較的高い加速エネルギーで注入
し、第１の注入層２′の底面に隣接して第２の注入層１
０’ を形成する（第３図（ｂ）図示）。そして、マス
ク材２１をエツチング等により除去した後、８５０℃で
１０分間程度アニーリングし、Ｎ型活性層２とＰ型逆極
性層１０を形成する。
次に、マスク材２１の形成と同様の方法で第３のマスク
材２４を形成し、このマスク材２４の開口部に例えばＭ
（Ｉｔイオン２５を注入し、第３の注入層３′を形成す
る（第３図（Ｃ）図示）。そして、マスク材２４を除去
した後に８５０ ′（、／で１０分間程度アニーリング
し、Ｎ型活性層２中にＰ１型ゲート層３を形成する（第
３図（ｄ）図示）。
材２４を形成し、このマスク材２４の開口部に例えばＭ
（Ｉｔイオン２５を注入し、第３の注入層３′を形成す
る（第３図（Ｃ）図示）。そして、マスク材２４を除去
した後に８５０ ′（、／で１０分間程度アニーリング
し、Ｎ型活性層２中にＰ１型ゲート層３を形成する（第
３図（ｄ）図示）。
次に、マスク１１１，２／ｌの形成と同様の方法で第４
のマスク材２６を形成し、ソース領域およびドレイン領
域を開口する（第３図（ｅ）図示）。
のマスク材２６を形成し、ソース領域およびドレイン領
域を開口する（第３図（ｅ）図示）。
そして、Ａｕ−Ｑｅ等の導電材料を蒸着して導電Ｎ４５
を形成しく第３図（ｆ）図示）、マスク材２６のエツチ
ングににリマスク材２６上の△Ｕ−Ｇｅ導電層４５を剥
離し、熱処理を施す（ア［１イ）ことにより、活性層２
とオーミック接触ｌるソース電極４およびドレイン電極
４，５を形成する（第３図（ｑ）図示）。
を形成しく第３図（ｆ）図示）、マスク材２６のエツチ
ングににリマスク材２６上の△Ｕ−Ｇｅ導電層４５を剥
離し、熱処理を施す（ア［１イ）ことにより、活性層２
とオーミック接触ｌるソース電極４およびドレイン電極
４，５を形成する（第３図（ｑ）図示）。
このように第３図の工程によれば、第１図のＪ−ＦＥＴ
を容易に製造できるが、本実施例の製造工程はこれに限
られるものではない。例えば、第１、第２および第３の
注入層２’ 、 １０’ 、 ３’はそれぞれ注入後に
別個にアニールしてもよく、注入する不純物イオンはＳ
ｉ、ＶＯ以外のものでもよい。
を容易に製造できるが、本実施例の製造工程はこれに限
られるものではない。例えば、第１、第２および第３の
注入層２’ 、 １０’ 、 ３’はそれぞれ注入後に
別個にアニールしてもよく、注入する不純物イオンはＳ
ｉ、ＶＯ以外のものでもよい。
第４図は本発明の第２の実施例に係るＪ−ＦＥＴの構造
を示しており、第４図（ａ）は平面図、第１図（ｂ）は
その０ｌ−Ｃ２線断面図、第４図（Ｃ）はそのＤｌ−Ｄ
２線断面図である。そしてこれが第１の実施例（第１図
〉と異なる点は、活性層２と基板１の界面の底面部分だ
けでなく側面部分にも逆極性層１０が形成されているこ
とである。そして、Ｐ 型のゲート層３とＰ型の逆極性
Ｆｉ１０が電気的に接続されていることである。
を示しており、第４図（ａ）は平面図、第１図（ｂ）は
その０ｌ−Ｃ２線断面図、第４図（Ｃ）はそのＤｌ−Ｄ
２線断面図である。そしてこれが第１の実施例（第１図
〉と異なる点は、活性層２と基板１の界面の底面部分だ
けでなく側面部分にも逆極性層１０が形成されているこ
とである。そして、Ｐ 型のゲート層３とＰ型の逆極性
Ｆｉ１０が電気的に接続されていることである。
次に、第５図を参照して第４図のＪ−ＦＥＴの作用を説
明する。第４図のＪ−ＦＥＴを第１０図バイアスになっ
て空乏層７が第５図に点線で示すように現れる。同時に
、Ｐ 型のゲート層３とＰ型の逆極性層１０は電気的に
接続されているので、活性層２と逆極性層１００間にも
空乏層７′が点−１３＝ 線で示すように現れる。そこで、電圧ＶＧを変化させる
と空乏１ｉ１７．７’の間の電流経路幅が変化し、従っ
てソース・ドレイン間の電流ＪＤＳを増幅することがで
きる。
明する。第４図のＪ−ＦＥＴを第１０図バイアスになっ
て空乏層７が第５図に点線で示すように現れる。同時に
、Ｐ 型のゲート層３とＰ型の逆極性層１０は電気的に
接続されているので、活性層２と逆極性層１００間にも
空乏層７′が点−１３＝ 線で示すように現れる。そこで、電圧ＶＧを変化させる
と空乏１ｉ１７．７’の間の電流経路幅が変化し、従っ
てソース・ドレイン間の電流ＪＤＳを増幅することがで
きる。
このような状態でＪ −ＦＥＴが２００ ’Ｃ程度の高
温になってＧａ Ａｓ基板１の比抵抗が低下しても、Ｑ
ａ Ａｓ基板１側にはＰＮ接合による空乏層７−が現れ
ているので電流は第５図に一点鎖線で示すように流れる
。従って、基板１を通じるリーク電流は現れることなく
、従来装置の問題点を除去できる。
温になってＧａ Ａｓ基板１の比抵抗が低下しても、Ｑ
ａ Ａｓ基板１側にはＰＮ接合による空乏層７−が現れ
ているので電流は第５図に一点鎖線で示すように流れる
。従って、基板１を通じるリーク電流は現れることなく
、従来装置の問題点を除去できる。
この第２の実施例によれば、前述の第１の実施例（第１
図）が有していた他の問題点を−し除去Ｃきる。すなわ
ち、第１の実施例では逆極性層１０を活性層２の底面に
のみ形成するようにしているが、製造工程によってはこ
の逆極性層１０の端部が基板１と活性層２の界面を通っ
て上方に延び、結果的にＰ＋型のゲート層３と１Ｄ型の
逆極性層１０が電気的に接続することがある。すると、
電気的に接続しているか否かで基板１と活性層２の間の
空乏層が形成されるか否かが決まり、Ｊ−Ｆ Ｆ Ｔの
Ｖ−Ｔ特性に重大な影響を与える。しかしながら本実施
例によれば、常に基板１と活性層２の間に空乏層７′が
現れるので、個々のデバイス間の特性のバラツキをなく
すことができる利点がある。
図）が有していた他の問題点を−し除去Ｃきる。すなわ
ち、第１の実施例では逆極性層１０を活性層２の底面に
のみ形成するようにしているが、製造工程によってはこ
の逆極性層１０の端部が基板１と活性層２の界面を通っ
て上方に延び、結果的にＰ＋型のゲート層３と１Ｄ型の
逆極性層１０が電気的に接続することがある。すると、
電気的に接続しているか否かで基板１と活性層２の間の
空乏層が形成されるか否かが決まり、Ｊ−Ｆ Ｆ Ｔの
Ｖ−Ｔ特性に重大な影響を与える。しかしながら本実施
例によれば、常に基板１と活性層２の間に空乏層７′が
現れるので、個々のデバイス間の特性のバラツキをなく
すことができる利点がある。
次に、第６図の製造工程別素子断面図を参照して、第２
の実施例のＪ −ＦＥＴの製造方法を説明する。まず、
第１の実施例に係る第３図（ａ）の製造工程と同様に、
第１の注入層２′を形成する（第６図（ａ）図示）。次
に、第１のマスク材２１の開口を広くして第２のマスク
材２１′とし、ＩＶＩＩ等のＰ型イオン２５を注入して
第２の注入層１０’ を形成する。このようにすると、
第２のマスク（１２１′の開口は広くなっているので、
第２の注入層１０’は第１の注入層２′の側面部にも形
成される（第６図（ｂ）図示）。その後、これについて
もアニール、電極形成等すれば、第４図のＪ−Ｆ［Ｔと
することがＣ′きる。
の実施例のＪ −ＦＥＴの製造方法を説明する。まず、
第１の実施例に係る第３図（ａ）の製造工程と同様に、
第１の注入層２′を形成する（第６図（ａ）図示）。次
に、第１のマスク材２１の開口を広くして第２のマスク
材２１′とし、ＩＶＩＩ等のＰ型イオン２５を注入して
第２の注入層１０’ を形成する。このようにすると、
第２のマスク（１２１′の開口は広くなっているので、
第２の注入層１０’は第１の注入層２′の側面部にも形
成される（第６図（ｂ）図示）。その後、これについて
もアニール、電極形成等すれば、第４図のＪ−Ｆ［Ｔと
することがＣ′きる。
本実施例の製造工程は上記のものに限らず、種々の変形
が可能である。例えば第６図（Ｃ）に示すように、第２
の注入層１０’の形成にあたってもマスク材２１をその
まに用い、１つ型イオン２５の注入を斜め方向から行な
って注入方向を図中の実線および点線で示すように切り
換えてもよい。
が可能である。例えば第６図（Ｃ）に示すように、第２
の注入層１０’の形成にあたってもマスク材２１をその
まに用い、１つ型イオン２５の注入を斜め方向から行な
って注入方向を図中の実線および点線で示すように切り
換えてもよい。
このような注入は、イオン注入の過程で基板１をいわゆ
る「みそすり運動」さ−μることにより実現でき、また
磁界や電界を加えることによりイオンビームを偏向させ
ることによっても実現できる。
る「みそすり運動」さ−μることにより実現でき、また
磁界や電界を加えることによりイオンビームを偏向させ
ることによっても実現できる。
第７図は本発明の第３の実施例に係る「［十の構造を示
しており、第７図（ａ）は平面図、第７図（ｂ）はＥｌ
−Ｅ２線断面図、第７図（Ｃ）はＦｌ−Ｆ２線断面図で
ある。ぞしてこれが第４図に示す第２の実施例と異なる
点ＧＪ、、ゲートがゲート電極３１で構成されたＳ Ｂ
−Ｆ にＴとなっていることでおる。そして、ゲート
電極３１はＮ型の活性層２に対してショットキー接触を
し、Ｐ４１？の逆極性層１０に対してオーミック接触を
している。
しており、第７図（ａ）は平面図、第７図（ｂ）はＥｌ
−Ｅ２線断面図、第７図（Ｃ）はＦｌ−Ｆ２線断面図で
ある。ぞしてこれが第４図に示す第２の実施例と異なる
点ＧＪ、、ゲートがゲート電極３１で構成されたＳ Ｂ
−Ｆ にＴとなっていることでおる。そして、ゲート
電極３１はＮ型の活性層２に対してショットキー接触を
し、Ｐ４１？の逆極性層１０に対してオーミック接触を
している。
次に、第８図を参照して第７図に示す５Ｂ−ＦＥＴの作
用を説明する。第７図の３１３− Ｆ ＩＥＴを第１０
図の回路に接続し、ゲート電極３１に電圧Ｖ、を印加す
ると、ゲート電極３１とＮ型の活性層２はショットキー
接触の逆バイアスになって空乏層７が第８図に点線で示
すように現れる。同時に、ゲート電極３１とＰ型の逆極
性Ｍ１０はオーミック接触しているので、活性層２と逆
極性層１０の間にも空乏層７′が点線で示すように現れ
る。従って、本実施例によっても第２の実施例と同様に
、２００℃程度の高温になっても電気的特性の劣化を抑
制できることがわかる。
用を説明する。第７図の３１３− Ｆ ＩＥＴを第１０
図の回路に接続し、ゲート電極３１に電圧Ｖ、を印加す
ると、ゲート電極３１とＮ型の活性層２はショットキー
接触の逆バイアスになって空乏層７が第８図に点線で示
すように現れる。同時に、ゲート電極３１とＰ型の逆極
性Ｍ１０はオーミック接触しているので、活性層２と逆
極性層１０の間にも空乏層７′が点線で示すように現れ
る。従って、本実施例によっても第２の実施例と同様に
、２００℃程度の高温になっても電気的特性の劣化を抑
制できることがわかる。
第７図に示す５Ｂ−ＦＥＴの製造工程は下記のようにな
る。まず、第６図（ａ）、（ｂ）に示す工程を経ること
によって活性層２と逆極性層１０を形成し、次いでソー
ス電極４、ドレイン電極５を形成する際に、又はその前
、後にゲート電極３１を形成する。但し、その場合には
ゲート電極３１と活性層２とがショットキー接触し、ゲ
ート電１１ｉ３１と逆極性層１０とがオーミック接触す
るように電極材料を選択しなければならない。
る。まず、第６図（ａ）、（ｂ）に示す工程を経ること
によって活性層２と逆極性層１０を形成し、次いでソー
ス電極４、ドレイン電極５を形成する際に、又はその前
、後にゲート電極３１を形成する。但し、その場合には
ゲート電極３１と活性層２とがショットキー接触し、ゲ
ート電１１ｉ３１と逆極性層１０とがオーミック接触す
るように電極材料を選択しなければならない。
第３の実施例は第７図のものに限定されず、種々の変形
が可能である。例えば逆極性層１０は第１図のような構
造にしてもＪ：り、第６図（Ｃ）のようにしてもよい。
が可能である。例えば逆極性層１０は第１図のような構
造にしてもＪ：り、第６図（Ｃ）のようにしてもよい。
要するに、ゲート電極３１ど活性層２がショットキー接
触し、かつ活１ノ１層２の少なくとも底面部に逆極性層
１０が形成されＣいれば、いかなるものでもよい。
触し、かつ活１ノ１層２の少なくとも底面部に逆極性層
１０が形成されＣいれば、いかなるものでもよい。
本発明は上記第１、第２おＪ、び第３の実施例に限られ
るものではなく、種々の変形が可能である。
るものではなく、種々の変形が可能である。
例えば基板はＱａ ＡＳに限らず、半絶縁ｔ１の■−■
族化合物半導体基板であればいかなるものでもよい。ま
た、活性層はＮ型に限らず１〕型にしてもよく、この場
合には逆極性層は（Ｄ型ではなくＮ型となる。さらに、
実施例の製造工程は一例であって、第１図、第４図およ
び第７図等に示したＪ−ＦＥＴ、ＳＢ−ＦＦＴ＠製造す
るためのものであれば、他の工程により製造されたもの
であってもよい。
族化合物半導体基板であればいかなるものでもよい。ま
た、活性層はＮ型に限らず１〕型にしてもよく、この場
合には逆極性層は（Ｄ型ではなくＮ型となる。さらに、
実施例の製造工程は一例であって、第１図、第４図およ
び第７図等に示したＪ−ＦＥＴ、ＳＢ−ＦＦＴ＠製造す
るためのものであれば、他の工程により製造されたもの
であってもよい。
［発明の効果〕
以上の通り本発明のＦＥｉ−では、Ｉｎ−Ｖ族化合物半
導体基板と活性層の界面の少くとも底面部分に、活性層
とは逆導電型の不純物を注入した逆極性層を形成したの
で、高温下で動作させたために基板の比抵抗が低下して
も基板にリーク電流が流れることがなく、従って特にゲ
ート電圧を大きくしたときの電気特性（Ｖ−Ｉ特性）を
劣化させることがない効果がある。また、逆極性層を基
板と活性層の界面の側面部分に延ばし、これとゲート手
段を電気的に接続すれば、個々のＦＦＴの間の特性のバ
ラツキを抑えることができる利点がある。
導体基板と活性層の界面の少くとも底面部分に、活性層
とは逆導電型の不純物を注入した逆極性層を形成したの
で、高温下で動作させたために基板の比抵抗が低下して
も基板にリーク電流が流れることがなく、従って特にゲ
ート電圧を大きくしたときの電気特性（Ｖ−Ｉ特性）を
劣化させることがない効果がある。また、逆極性層を基
板と活性層の界面の側面部分に延ばし、これとゲート手
段を電気的に接続すれば、個々のＦＦＴの間の特性のバ
ラツキを抑えることができる利点がある。
一方、本発明のＦＥＴの製造方法では、■−ｖ族化合物
半導体からなる半絶縁性の基板に第１のマスク材を介し
て第１導電型の不純物イオンを注入して第１の注入層を
形成する第１の工程と、第２のマスク材を介して第２導
電型の不純物イオンを第１の注入層と基板の界面の少く
とも底面部分に注入し、第２の注入層を形成する工程と
、第１の注入層を活性化した活性層上にソース電極、ド
レイン電極およびゲート手段を形成する第３の工程を有
するようにしたので、従来の製造工程を大幅に変更する
ことなく、活性層の少くとも底側部分に逆極性層を形成
した１川−「を容易に得ることができる効果がおる。
半導体からなる半絶縁性の基板に第１のマスク材を介し
て第１導電型の不純物イオンを注入して第１の注入層を
形成する第１の工程と、第２のマスク材を介して第２導
電型の不純物イオンを第１の注入層と基板の界面の少く
とも底面部分に注入し、第２の注入層を形成する工程と
、第１の注入層を活性化した活性層上にソース電極、ド
レイン電極およびゲート手段を形成する第３の工程を有
するようにしたので、従来の製造工程を大幅に変更する
ことなく、活性層の少くとも底側部分に逆極性層を形成
した１川−「を容易に得ることができる効果がおる。
第１図は本発明の第１の実施例に係るＪ−ＦＥＴの構造
図、第２図は第１図のＪ −Ｆ Ｆ Ｔの作用を説明す
る素子断面図、第３図は第１図のＪ−ＦＥＴの製造方法
の一例を示す工程別素子断面図、第４図は本発明の第２
の実施例に係る。ノーＦＥＴの構造図、第５図は第１図
のＪ−ＦＥＴの作用を説明する素子断面図、第６図は第
１図のＪ−ＦＥＴの製造方法の一例を説明する工程別素
子断面図、第７図は本発明の第３の実施例に係る５Ｂ−
ＦＥＴの構造図、第８図は第７図の８１３−ＦＥＴの作
用を説明する素子断面図、第９図は従来のＪ −ＦＥＴ
の構造おＪ：び作用を説明する素子断面図、第１０図は
Ｆ Ｅ ＴのＶ−１特性測定回路図、第１１図はＦＦＴ
のＶ−Ｉ特性図で必る、。 １・・・半絶縁性の基板、２・・・Ｎ型活性層、２′・
・・第１の注入層、３・・・Ｐ 型ケート層、３′・・
・第２の注入層、４・・・ソース電極、５・・・ドレイ
ン電極、７．７′・・・空乏層、８・・・電流経路、１
０・・・Ｐ型逆極性層、２１．２１’ 、２４．２６・
・・マスク材、２２・・・Ｎ型不純物イオン、２３．２
５・・・Ｐ型不純物イオン、３１・・・ゲート電極。 特許出願人 本田技研工業株式会社 出願人代理人 長谷用 芳 樹１−一一基版 ２−ｍ−活性層 ３−−−ゲート層 １０−一一逆極性層 本発明のＦＢＴの第１例の構造図 第 １ 図 第２図 第 ５ 図 第９図 第３図 １−ｍ−基板 ２−−一活性層 ３−−−ゲート層 １０−一一逆極性層 第 ６ 図 １゜ 本発明０ＦＥＴの第３例の桐造図 第７図 ＤＳ 特性デ・、定回路図 館 １０ 図 ＦＥＴのＩ −Ｖ特性図 本発明のＦＥＴの第３例の作用朕明図 第 ８ 図 第１１図
図、第２図は第１図のＪ −Ｆ Ｆ Ｔの作用を説明す
る素子断面図、第３図は第１図のＪ−ＦＥＴの製造方法
の一例を示す工程別素子断面図、第４図は本発明の第２
の実施例に係る。ノーＦＥＴの構造図、第５図は第１図
のＪ−ＦＥＴの作用を説明する素子断面図、第６図は第
１図のＪ−ＦＥＴの製造方法の一例を説明する工程別素
子断面図、第７図は本発明の第３の実施例に係る５Ｂ−
ＦＥＴの構造図、第８図は第７図の８１３−ＦＥＴの作
用を説明する素子断面図、第９図は従来のＪ −ＦＥＴ
の構造おＪ：び作用を説明する素子断面図、第１０図は
Ｆ Ｅ ＴのＶ−１特性測定回路図、第１１図はＦＦＴ
のＶ−Ｉ特性図で必る、。 １・・・半絶縁性の基板、２・・・Ｎ型活性層、２′・
・・第１の注入層、３・・・Ｐ 型ケート層、３′・・
・第２の注入層、４・・・ソース電極、５・・・ドレイ
ン電極、７．７′・・・空乏層、８・・・電流経路、１
０・・・Ｐ型逆極性層、２１．２１’ 、２４．２６・
・・マスク材、２２・・・Ｎ型不純物イオン、２３．２
５・・・Ｐ型不純物イオン、３１・・・ゲート電極。 特許出願人 本田技研工業株式会社 出願人代理人 長谷用 芳 樹１−一一基版 ２−ｍ−活性層 ３−−−ゲート層 １０−一一逆極性層 本発明のＦＢＴの第１例の構造図 第 １ 図 第２図 第 ５ 図 第９図 第３図 １−ｍ−基板 ２−−一活性層 ３−−−ゲート層 １０−一一逆極性層 第 ６ 図 １゜ 本発明０ＦＥＴの第３例の桐造図 第７図 ＤＳ 特性デ・、定回路図 館 １０ 図 ＦＥＴのＩ −Ｖ特性図 本発明のＦＥＴの第３例の作用朕明図 第 ８ 図 第１１図
Claims (1)
- 【特許請求の範囲】 １、III−Ｖ族化合物半導体からなる半絶縁性の基板と
、この基板上から第１導電型の不純物を注入して所定の
深さに形成された活性層とを備え、この活性層上にソー
ス領域、ドレイン領域およびこれらに挟まれるゲート領
域を配置した電界効果トランジスタにおいて、 前記活性層と基板との界面の少なくとも底面部分に第２
導電型の不純物を注入した逆極性層が形成されているこ
とを特徴とする電界効果トランジスタ。 ２、逆極性層は活性層と基板との界面の底面部分および
側面部分に形成されている特許請求の範囲第１項記載の
電界効果トランジスタ。 ３、ゲート領域には第２導電型の不純物を注入したゲー
ト層が形成され、このゲート層は逆極性層と電気的に接
続されている特許請求の範囲第１項記載の電界効果トラ
ンジスタ。 ４、ゲート領域には活性層とショットキー接合するゲー
ト電極が形成され、このゲート電極は逆極性層とオーミ
ック接触している特許請求の範囲第１項記載の電界効果
トランジスタ。 ５、III−Ｖ族化合物半導体はＧａＡｓである特許請求
の範囲第１項記載の電界効果トランジスタ。 ６、III−Ｖ族化合物半導体からなる半絶縁性の基板に
第１のマスク材を介して第１導電型の不純物イオンを注
入して第１の注入層を形成する第１の工程と、 第２のマスク材を介して第２導電型の不純物イオンを前
記第１の注入層と基板の界面の少くとも底面部分に注入
し、第２の注入層を形成する第２の工程と、 前記第１の注入層を活性化した活性層上にソース電極、
ドレイン電極およびゲート手段を形成する第３の工程と
を備える電界効果トランジスタの製造方法。 ７、第２の工程は第２のマスク材として第１の工程の第
１のマスク材をそのまま用い、かつアニールにより第１
および第２の注入層を活性化してそれぞれ活性層および
逆極性層とする工程を含む特許請求の範囲第６項記載の
電界効果トランジスタの製造方法。 ８、第１の工程はアニールにより第１の注入層を活性化
して活性層とする工程を含む特許請求の範囲第６項記載
の電界効果トランジスタの製造方法。 ９、第２の工程はアニールにより第２の注入層を活性化
して逆極性層とする工程を含む特許請求の範囲第６項記
載の電界効果トランジスタの製造方法。 １０、第２の工程は第２のマスク材の開口の広がりを第
１のマスク材の開口の広がりより大きくし、第２導電型
の不純物を第１の注入層と基板の界面の底面部分および
側面部分に注入する工程を含む特許請求の範囲第６項記
載の電界効果トランジスタの製造方法。 １１、第２の工程は第２のマスク材として第１の工程に
おける第１のマスク材をそのまま用い、第２導電型の不
純物を基板に対して斜め方向から注入する工程を含む特
許請求の範囲第６項記載の電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181461A JP2688678B2 (ja) | 1986-08-01 | 1986-08-01 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181461A JP2688678B2 (ja) | 1986-08-01 | 1986-08-01 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6338264A true JPS6338264A (ja) | 1988-02-18 |
| JP2688678B2 JP2688678B2 (ja) | 1997-12-10 |
Family
ID=16101161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181461A Expired - Fee Related JP2688678B2 (ja) | 1986-08-01 | 1986-08-01 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2688678B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294290A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 鉛蓄電池 |
| JP2006294292A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 鉛蓄電池 |
| JP2006294291A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 制御弁式鉛蓄電池 |
| US8384137B2 (en) | 2010-02-23 | 2013-02-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588378A (en) * | 1978-12-27 | 1980-07-04 | Hitachi Ltd | Semiconductor device |
| JPS58148449A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61101080A (ja) * | 1984-10-24 | 1986-05-19 | Hitachi Ltd | 電界効果トランジスタ |
| JPS61163662A (ja) * | 1985-01-14 | 1986-07-24 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
-
1986
- 1986-08-01 JP JP61181461A patent/JP2688678B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588378A (en) * | 1978-12-27 | 1980-07-04 | Hitachi Ltd | Semiconductor device |
| JPS58148449A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61101080A (ja) * | 1984-10-24 | 1986-05-19 | Hitachi Ltd | 電界効果トランジスタ |
| JPS61163662A (ja) * | 1985-01-14 | 1986-07-24 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294290A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 鉛蓄電池 |
| JP2006294292A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 鉛蓄電池 |
| JP2006294291A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 制御弁式鉛蓄電池 |
| US8384137B2 (en) | 2010-02-23 | 2013-02-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2688678B2 (ja) | 1997-12-10 |
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