KR940002776B1 - Cmos 및 soi 복합 구조를 갖는 mos fet 생성방법 - Google Patents
Cmos 및 soi 복합 구조를 갖는 mos fet 생성방법 Download PDFInfo
- Publication number
- KR940002776B1 KR940002776B1 KR1019910000486A KR910000486A KR940002776B1 KR 940002776 B1 KR940002776 B1 KR 940002776B1 KR 1019910000486 A KR1019910000486 A KR 1019910000486A KR 910000486 A KR910000486 A KR 910000486A KR 940002776 B1 KR940002776 B1 KR 940002776B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive
- oxide film
- epitaxial layer
- cmos
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 8
- 239000002131 composite material Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 description 7
- 239000010410 layer Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 240000007175 Datura inoxia Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 CMOS FET 생성방법.
제2도는 종래의 SOS 생성방법.
제3도는 본 발명에 따른 CMOS 및 SOI 복합구조를 갖는 MOS FET 생성방법.
제4도는 본 발명에 따른 CMOS 및 SOI 의해 제작된 MOS FET 생성방법.
* 도면의 주요부분에 대한 부호의 설명
1 : 질화물
본 발명의 SOI 및 CMOS 복합구조를 갖는 MOS FET 성형방법에 관한 것으로, 특히 CMOS 및 SOI 복합 구조를 갖는 MOS FET에 적당하도록 한 MOS FET 성형방법에 관한 것이다.
종래의 MOS FET 성형방법은 제1도 (a)에 표시한 바와같이 기판에 산화막(Oxide)과 질화막(1)을 차례로 증착하고 필드영역의 질화막(1)을 선택적으로 제거하여 제1b도와 같이 열산화공정으로 필드산화막을 형성시킨다.
제1c도와 같이 질화막과 산화막을 스크립 한 후, 액티브영역에 게이트 산화막을 형성시키고, 제1d도와 같이 전면에 폴리실리콘을 증착하고 제1e도와 같이 케이트 마스크를 이용하여 폴리실리콘을 선택적으로 식각하여 케이트를 만든후 제1f도와 같이 게이트를 마스크를 이용하여 기판에 이온주입하여 소오스 드레인을 형성하고, 제1g도와 같이 전면에 저온산화막(LTO)을 증착하고 콘택공정을 한 후, 제1h도와 같이 메탈 디포지션(Metel Deposition)과 메틸마스크를 이용하여 상호 연결하는 CMOS의 형성방법과 제2도에 표시한 바와같이 사파이어(Sapphire)(2) 위에 N-형 에피층(3)을 0.6-1.0㎜ 증착시켜 선택적으로 제거한 다음 P형 이온을 선택적으로 주입하여 반도체 소자구조를 형성하고 금속전극을 패터닝하여 반도체 장치를 형성하는 SOS(Sillicon On Sapphire) 생성방법이 있다.
또한 기판(substrate) 위에 올려지는 물질이 사파이어(2) 대신 산화막(Oxide)이라하면 SOI(Sillicon On Insulater)가 형성된다.
이와같은 방법으로 제작된 MOS FET 게이트(Gate)에 전압을 인가하여 소오스(Source)에서 드레인(Drein)으로 전류가 흐르도록 하므로 누설전류(Leakege Current)가 흘러 소자의 동작에 영향을 미치고, 에피텍셜(Epitaxial) 상에 어려움이 있다.
본 발명은 상기한 문제점을 개선시킨 것으로, 제3도를 참조하여 설명하면 다음과 같다.
즉, 제3a,b도와 같이 n형 실리콘기판(n-substate)에 베이스산화막과 질화막을 차례로 증착하고 필드영역의 질화막을 선택적으로 제거하여 채널스톱이온 주입(Ion Implantation)하고, 열산화공정으로 필드영역에 필드산화막 형성시킨다.
제2c도와 같이 질화막(Nitride)과 베이스 산화막을 제거하고, 액티브영역 일측에 P형 웰을 형성한다.
그리고 제3e도와 같이 전면에 N형 도핑된 에피텍셜을 성장(Growth)시켜 포토레지스트로 필드산화막 부근을 마스크한 후 에픽섹셜을 식각하여 필드산화막 위에만 에피텍셜층이 남도록 한 다음 포토레지시트(Photo resist)를 제거한 후 제3b도와 같이 전면에 게이트 산화막을 형성하고, 에피텍셜층과 액티브영역의 기판 및 P형 웰상의 중앙에 게이트를 패터닝(Patterning)한다.
제3b도와 같이 게이트를 마스크로 이용하여 에피텍셜층과 기판 및 P형 웰에 서로 반대되는 도전형의 이온을 주입하여 소오스/드레인 영역을 형성한다.
이때 P형 웰내의 소오스/드레인 영역 형성은 게이트를 마스크로 하여 저농도 n형 이온주입하고 게이트에 측벽을 형성한 다음 고농도 n형 이온주입을 실시한다.
그리고 전면에 저온산화막(LTO)과 BPSG를 차례로 증착하고 각 게이트영역 및 소오스/드레인 영역에 콘택을 형성하여 금속전극을 형성한 뒤 보호막을 형성한다.
상기한 방법이 본 발명을 제4도에 표시한 바와같이 낮은 누설전류와 α입자(Particle)에 관한 내성, 빠른 스피드, 하이파워(High Power)등 SOS나 SOI의 장점을 갖는 MOS FET를 형성할 수 있다.
따라서 N-에피텍셜 공정을 삽입하여 MOS FET에서 사용하지 않는 필드산화막(필드트랜지스터 부분은 제외) 위에 N-에피텍셜을 성장시키고 이곳에 트랜지스터를 만들므로써 누설 전류를 작게하고 MOS에서 사용하지 않는 부분은 SOS 방식으로 사용하므로 작은 면적에 많은 소자를 집적시킬 수 있고, 두개의 다른 종류의 소자가 공존하므로 설계자의 선택폭이 넓고, 하이파워, 하이스피드 소자와 티피컬(Typical)한 MOS를 만들 수 있고, α에 관한 내성을 높이고, 기타 소자 특성도 높일 수 있으며 형성공정이 간단한 등 여러 효과가 있다.
Claims (1)
- 제1도전형 반도체 기판에 필드영역과 액티브영역을 정의하여 필드영역에 필드산화막을 형성하는 공정과, 액티브영역 일측에 제2도전형 웰을 형성하고, 전면에 제1도전형 에피텍셜층을 성장시켜 상기 필드산화막 위에만 남도록 에피텍셜층을 선택적으로 제거하는 공정과, 전면에 게이트 산화막을 형성하고 상기 필드산화막 위의 제1도전형 에피텍셜층 및 제2도전형 웰과 액티브영역의 기판상에 게이트 전극을 형성하는 공정과, 각 게이트 전극을 마스크로 이용하여 제1도전형 기판과 제1도전형 및 에피텍셜층에는 제2도전형 이온을 주입하고, 제2도전형 웰에는 제1도전형 이온을 주입하여 소오스/드레인 영역을 형성하는 공정을 포함하여 구성됨을 특징으로 하는 CMOS 및 SOI 복합 구조를 갖는 MOS FET 생성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000486A KR940002776B1 (ko) | 1991-01-15 | 1991-01-15 | Cmos 및 soi 복합 구조를 갖는 mos fet 생성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000486A KR940002776B1 (ko) | 1991-01-15 | 1991-01-15 | Cmos 및 soi 복합 구조를 갖는 mos fet 생성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920015601A KR920015601A (ko) | 1992-08-27 |
| KR940002776B1 true KR940002776B1 (ko) | 1994-04-02 |
Family
ID=19309778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910000486A KR940002776B1 (ko) | 1991-01-15 | 1991-01-15 | Cmos 및 soi 복합 구조를 갖는 mos fet 생성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002776B1 (ko) |
-
1991
- 1991-01-15 KR KR1019910000486A patent/KR940002776B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015601A (ko) | 1992-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100281908B1 (ko) | 반도체소자 및 그 제조방법 | |
| US6551870B1 (en) | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer | |
| US6509609B1 (en) | Grooved channel schottky MOSFET | |
| US5567965A (en) | High-voltage transistor with LDD regions | |
| KR100232197B1 (ko) | 반도체 소자의 제조 방법 | |
| KR940002776B1 (ko) | Cmos 및 soi 복합 구조를 갖는 mos fet 생성방법 | |
| KR100237180B1 (ko) | 모스 트랜지스터의 구조 | |
| KR100259593B1 (ko) | 반도체장치의 제조 방법 | |
| JP2578662B2 (ja) | 半導体装置の製造方法 | |
| JPH06163905A (ja) | 絶縁ゲート半導体装置の製造方法 | |
| JP2001053276A (ja) | 増加したソース接触面積を有する立て形半導体装置の形成方法 | |
| JPS62229977A (ja) | 導電変調型ｍｏｓｆｅｔの製造方法 | |
| JPH036863A (ja) | 半導体装置 | |
| KR100304974B1 (ko) | 모스트랜지스터제조방법 | |
| KR960013945B1 (ko) | 에스오아이(soi)트랜지스터 구조 및 제조방법 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JPH0645598A (ja) | 半導体装置及びその製造方法 | |
| KR100390153B1 (ko) | 반도체소자및그반도체소자의제조방법 | |
| KR0142787B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR940006705B1 (ko) | 모스패트의 구조 및 제조방법 | |
| KR940002402B1 (ko) | 자체 정열된 게이트 트랜치(gate trench) MOSFET 제조방법 | |
| KR970003916B1 (ko) | 소오스 및 드레인 깊이 확장부를 가진 반도체장치 및 그 제조 방법 | |
| KR100498592B1 (ko) | 모스트랜지스터 및 그 제조 방법 | |
| KR0170513B1 (ko) | 모스 트랜지스터 및 그의 제조방법 | |
| KR100362933B1 (ko) | 모스전계효과트랜지스터및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100323 Year of fee payment: 17 |
|
| EXPY | Expiration of term |