KR940002402B1 - 자체 정열된 게이트 트랜치(gate trench) MOSFET 제조방법 - Google Patents
자체 정열된 게이트 트랜치(gate trench) MOSFET 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래기술의 MOSFET를 나타내는 측단면도.
제2도 내지 9도는 본 발명의 일실시예를 순서적으로 나타내는 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 101 : 필드 산화물
102,104 : 질화막 103,113 : 금속
105 : 사이드 월(side wall) 106 : 트랜치
107 : 게이트 산화막 108 : 다결정 실리콘
110 : 소오스 영역 111 : 드레인 영역
112 : 산화막 114 : 알루미늄
본 발명은 MOSFET에 있어서, 특히 실리사이드(silicide)를 이용하여 자체정열(self-aligned)된 게이트 트랜치 MOSFET 제조방법에 관한 것이다.
MOSFET가 처음 제작된 이래 그 제조방법은 많은 발전을 거듭해 왔으며 따라서 소자의 크기도 크게 감소되어 왔다. 이러한 소자의 크기 감소는 궁극적으로 높은 집적도와 낮은 전력소비, 동작속도등을 향상시키기 위한 것이지만 반면에 소자크기로 감소됨에 따라 긴채널소자에서는 볼수없었던 여러가지 현상이 나타났다. 즉 채널길이가 짧아짐으로 해서 드레인 전압(drain voltage)이 핀치오프(pinch off) 점을 넘어 포화영역에 도달되었을 경우에도 소오스 - 드레인(source-drain)간의 전류는 포화되지않고 계속 증가하게 되는데, 그 이유는 소오스 - 드레인간의 전류가 게이트 전압에만 의존하게 되는 것이 아니라 드레인 전압에 의해서도 영향을 받기 때문이다. 상기한 현상을 일반적으로 쇼트 채널효과(short channel effect)라 하며 상기 쇼트 채널 효과로 인하여 안정된 특성의 소자를 얻기 어렵게 되었다.
따라서, 쇼트채널효과가 생기기 않게 하기 위한 최소한의 채널길이를 실험결과를 토대로 다음과 같은 식으로 나타내고 있다.
Lmin=0.4[Rjㆍdㆍ(WS+WD)2]1/3
Lmin : 최소채널길이
Rj : 접합깊이, d : 게이트 산화층 두께
WS: 소오스 부분의 공핍영역
WD: 드레인 부분의 공핍영역
상기 식에서 알수있듯이 접합깊이(Rj)외에 다른변수(d,WS,WD)는 고정되어 있거나 이미 한계에 이르러 쇼트채널효과를 줄이는데는 큰 기여를 할수없게 되고 다만 접합깊이(Rj)를 줄임으로서 쇼트채널효과를 줄일수 있다.
종래에는 접합깊이를 작게 형성하는 방법으로서 저 에너지 이온 주입법(low energy ion implantation)이나 실리사이드, 혹은 다결정 실리콘(polycrystalline-Si)을 이용하여 형성하였으나 접합깊이가 작을수록 높은 저항을 갖게 되고 따라서 전도도가 떨어져 64MDRAM 이상의 고밀도 집적회로에서는 만족할만한 소자의 특성을 보장받기 어려운 문제범이 있었다.
이에따라 제1도에 나타난 바와 같이 같은 면적내에서 채널길이를 길게하고 게이트의 트랜치(trench) 깊이를 조절하여 실제 나타나는 접합의 깊이(effective junction depth)를 변화시킬수 있는 구조로서 종래의 문제점을 해결하여 했으나 자체정열이 되지 못하여 게이트 부분을 다시 패턴(pattern)하여야 하기 때문에 공정이 더 복잡해지고 게이트 부분을 정확히 정열(alig㎚ent)하지 못하므로 소자 제작이 힘들며 혹은 소자가 제작된다해도 재현성의 문제점이 있었다.
따라서 본 발명의 목적은 금속의 실리콘 잠식(silicon consumption) 성질을 이용하여 게이트의 자체정열이 이루어질수 있도록 함으로서 64MDRAM 이상의 고밀도 집적소자에서도 좋은 성능을 발휘할 수 있는 게이트 트랜치 MOSFET 제조방법을 제공함에 있다.
본 발명은 상기 목적을 달성하기 위하여 게이트 트랜치(gate trench) MOSFET 제조방법에 있어서, 반도체 기판상에 자체 정열을 위한 제1금속을 증착하는 제1공정, 상기 기판상의 게이트 소자 위치에 사이드 월(side wall)을 형성하여 상기 사이드 월이 형성된 사이에 트랜치을 형성한 후 게이트 산화막을 형성하는 제2공정, 소자의 전체 표면에 다결정 실리콘(polycrystalline -Si)을 중착한 후 상기 트랜치에 다결정 실리콘만 남게하는 제3공정, 이온주입으로 접합을 형성하고 제2금속을 증착한후 금속결합을 하는 제4공정으로 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도 내지 9도는 본 발명의 일실시예를 순서적으로 나타내는 형성 공정도이다.
도면에서 100은 기판, 101은 필드산화물, 102와 104는 질화막, 103과 113은 금속, 105는 사이드월(side wall), 106은 트랜치, 107은 게이트 산화막, 108은 다결정 실리콘, 110은 소오스 영역, 111은 드레인 영역, 112는 산화막, 114는 알루미늄을 나타낸다.
n도프형 기판(100)을 고온에서 산소를 노출시킴으로써 기판(100) 상에서 성장하여 산화물의 절연층(101)이 형성되며, 상기 절연층(101)은 칩 또는 웨이퍼상에서 활성영역을 설정하기 위해 패턴화된 방식으로 에칭이 된다. 기판(100)과 필드 산화막(101) 상면에 질화막(102), 실리콘 잠식성이 있는 금속(103), 질화막(104)을 차례로 증착시킨후 게이트 트랜치 패턴(gate trench pattern)을 수행한다. 상기 실리콘 잠식성이 있는 금속(103)에는 타이타늄(Ti), 코발트(Co), 텅스텐(W)등이 있으며 상기 질화막(102)(또는 산화막)은 금속(103)이 실리콘 기판(100)과 결합하는 것을 방지해주고 상기 질화막(104)은 장비의 오염방지 및 게이트 산화막(107)을 선택적으로 형성해 주기 위한 것이다. 게이트 트랜치 패턴이 수행된 후 산화막을 증착하고 비등방성 식각(anisotropic etching) 공정에 의해 상기 기판(100) 상의 게이트 소자 위치에 사이드 월(side wall, 105)을 형성하고 사이드 월(105)이 형성된 사이에 게이트 트랜치 공정을 실시함으로서 트랜치(106)를 형성한다. 상기 트랜치(106)의 깊이(depth)는 50㎚∼150㎚ 정도로 하고 필요에 따라 깊이를 변화시킬 수 있게 하며, 상기 트랜치(106)에 금속(타이타늄, 코발트, 텅스텐 ; 103)의 성질이 변하지 않는 온도(800℃∼950℃)에서 게이트 산화막(107)을 형성하고 질화막(104)을 제거한다. 소자의 전체표면에 상기 금속(103) 두께의 1∼2배 정도로 다결정 실리콘(polycrysalline-Si, 108)을 증착하고 500℃∼800℃의 환경에서 열처리를함으로서 소오스(110)-드레인(111) 영역을 실리사이드화(silicidation)한다.
상기 과정에서 실리사이드가 되지 않은 트랜치(107) 영역을 제외한 소오스(110), 드레인(111) 영역의 실리사이드를 선택적으로 제거하여 자체 정열되게 한후 질화막(102)을 제거함으로 해서 상기 트랜치(106)에 다결정 실리콘(108)만이 남게 한다. 소오스와 드레인(110,111) 영역에 선택적으로 이온주입하여 p도프형 접합(110,111)을 형성하고 금속(113), 즉 타이타늄, 코발트, 텅스텐등으로 전표면을 실리사이드화 한후 산화막(112)을 증착하고 선택적으로 에칭하여 알루늄(114)을 증착하고 금속마스크(Metal Mask)로 패턴하여 금속결합을 완성한다.
상기한 바와 같이 본 발명은 종래기술에 비해 같은 면적내에서 채널길이를 더 길게 할수 있으며 게이트 트랜치 깊이를 조절함에 따라 접합깊이를 변화시킬수 있어 쇼트채널 효과를 획기적으로 줄일수 있으며 채널 길이 0.25㎛ 이하에서도 좋은 성능의 소자를 만들수 있는 효과가 있다.
Claims (4)
- 게이트 트랜치(gate trench) MOSFET 제조방법에 있어서, 반도체 기판(100) 상에 자체 정열을 위한 제1금속(103)을 증착하는 제1공정, 상기 기판(100)상의 게이트 소자 위치에 사이드 월(side wall, 105)을 형성하여 상기 사이드 월(105)이 형성된 사이에 트랜치(106)를 형성한 후 게이트 산화막(107)을 형성하는 제2공정, 소자의 전체 표면에 다결정 실리콘(polycrystalline - Si, 108)을 증착한 후 상기 트랜치(106)에 다결정 실리콘(108)만 남게 하는 제3공정, 이온주입으로 접합을 형성하고 제2금속(113)을 중착한후 금속결합을 하는 제4공정으로 구성됨을 특징으로 하는 게이트 트랜치 MOSFET 제조방법.
- 제1항에 있어서, 상기 제1공정은 상기 제1금속(103)과 기판(100)이 결합되는 것을 방지하기 위하여 제1금속(103)과 기판(100) 사이에 질화막(12)을 증착하는 공정을 더 포함하는 것을 특징으로 하는 게이트 트랜치 MOSFET 제조방법.
- 제1항에 있어서, 상기 제2공정은 상기 사이드 월(105)을 비등방성식각 공정에 의해 형성하고 상기 트랜치(106)의 깊이는 50㎚ 내지 150㎚이며, 상기 게이트 산화막(107)은 상기 제1금속(103)의 성질이 변하지 않은 온도에서 형성됨을 특징으로 하는 게이트 트랜치 MOSFET 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제1금속(103)과 상기 제2금속(113)은 타이타늄(Ti), 코발트(Co), 및 텅스텐(W)이 속하는 그룹중 어느 하나인 것을 특징으로 하는 게이트 트랜치 MOSFET 제조방법.
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